KR100264728B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR100264728B1
KR100264728B1 KR1019970076721A KR19970076721A KR100264728B1 KR 100264728 B1 KR100264728 B1 KR 100264728B1 KR 1019970076721 A KR1019970076721 A KR 1019970076721A KR 19970076721 A KR19970076721 A KR 19970076721A KR 100264728 B1 KR100264728 B1 KR 100264728B1
Authority
KR
South Korea
Prior art keywords
voltage mos
high voltage
gate oxide
low voltage
gate electrode
Prior art date
Application number
KR1019970076721A
Other languages
English (en)
Other versions
KR19990056710A (ko
Inventor
이재동
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019970076721A priority Critical patent/KR100264728B1/ko
Publication of KR19990056710A publication Critical patent/KR19990056710A/ko
Application granted granted Critical
Publication of KR100264728B1 publication Critical patent/KR100264728B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials

Abstract

본 발명은 고전압 모스 트랜지스터와 저전압 모스 트랜지스터를 반도체 기판에 집적하는 반도체 소자의 제조 방법을 개시한다. 개시된 본 발명은, 반도체 기판에 소자 분리막을 형성하여 고전압 모스 영역 및 저전압 모스 영역을 한정하는 단계; 고전압 모스 영역의 게이트 예정 영역에 해당하는 반도체 기판을 소정 부분 식각하여, 트랜치를 형성하는 단계; 상기 트랜치내에 매립되도록, 고전압 모스용 게이트 산화막과, 고전압 모스용 게이트 전극을 형성하는 단계; 상기 저전압 모스 영역의 소정 부분에 저전압 모스용 게이트 산화막과, 저전압 모스용 게이트 전극을 형성하는 단계; 상기 고전압 모스용 게이트 전극 양측에 고전압 모스용 소오스, 드레인 영역을 형성하는 단계; 및 상기 저전압 모스용 게이트 전극 양측에 소오스, 드레인 영역을 형성하는 단계를 포함한다.

Description

반도체 소자의 제조방법
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는, 반도체 기판상에 고전압 및 저전압의 모스 트랜지스터(이하 모스)를 제조하는 방법에 관한 것이다.
일반적으로, 0.5㎛ 이하의 반도체 장치는 전력 소모의 감소 및 신뢰성 확보를 위하여, 공급 전원이 5 에서 3.3 V 또는 그 이하의 낮은 전원으로 감소되며, 이미 많은 마이크로 프로세서나 메모리 장치들은 이미 3.3 V 또는 2.5 V 의 전원 공급이 표준화되었다.
그러나, 이와같은 저전압의 반도체 장치들은 하나의 시스템내에서 다른 주변 장치들과 상호 연결되어 사용되며, 다른 많은 주변 장치들은 여전히 5V의 고전압을 사용함으로써, 이러한 고전압을 사용하는 외부 칩에서 공급되는 입력 전압을 지원하기 위한 고전압 모스가 저전압 모스와 동시에 구비되어야 한다.
이러한 고전압 모스는 게이트 절연막의 신뢰성을 확보하기 위하여, 게이트 절연막의 두께가 저전압용 모스의 게이트 절연막 보다 두껍게 형성하여야 한다. 이때, 게이트 절연막의 두께가 두꺼워지면, 문턱 전압이 증가되고(게이트 절연막 두께가 10Å 증가에 따라 문턱 전압이 0.05 내지 0.1V만큼 증가된다.), 동일한 웰 또는 동일 기판에 고전압용 모스와, 저전압용 모스를 동시에 형성할 경우, 문턱 전압용 불순물의 농도를 각각 다르게 주입하여야 한다.
따라서, 종래에는 도 1에 도시된 바와 같이 고전압 및 저전압 모스의 제조에 있어서, 이중 게이트 산화막 공정으로서 형성한다.
즉, 도면을 참조하여, 반도체 기판(1)상에 공지의 트랜치 산화 방식 또는 로코스 산화 방식에 의하여, 소자 분리막(2)을 형성한다. 이 소자 분리막(2)에 의하여, 고전압 모스 영역(HV)와 저전압 모스 영역(LV)이 한정된다. 이어서, 반도체 기판(1) 상부에 고전압 모스에 적용될 만큼의 두께로 제 1 게이트 산화막(3A)을 형성한다. 그리고나서, 저전압 모스 영역(LV)에 형성된 제 1 게이트 산화막(3A)만을 건식 또는 습식 식각 방식으로 제거한다음, 저전압 모스에 적용될 만큼의 두께로 제 2 게이트 산화막(3B)을 형성한다. 이때, 제 1 게이트 산화막(3A)상에도 제 2 게이트 산화막(3B)이 형성되어, 실제적으로, 고전압 모스용 게이트 산화막은 제 1 및 제 2 게이트 산화막(3A,3B)이 합산된 두께이다.
그후, 공지된 방식으로 고전압 모스용 게이트 전극(4A)과 저전압 모스용 게이트 전극(4B)을 형성한다음, 게이트 전극(4A,4B) 양측의 반도체 기판(1)에 저농도 불순물 영역(5)을 형성한다. 이어서, 게이트 전극(4A,4B) 양측벽에 스페이서(6)를 형성하고, 이 스페이서(6)을 마스크로 하여, 반도체 기판(10)에 고농도 불순물 영역(7)을 형성한다.
그리고나서, 결과물 상부에 층간 절연막(8)을 형성하고, 각각의 고농도 불순물 영역(7)이 노출되도록 층간 절연막(8)의 소정 부분을 식각한다. 이어서, 노출된 고농도 불순물 영역(7)과 콘택되도록, 금속 배선(9)을 형성한다.
그러나, 상기와 같이 반도체 기판에 고전압 모스와 저전압 모스를 동시에 제조하는 방법은 다음과 같은 문제점을 지닌다.
먼저, 상기와 같은 종래 기술은, 저전압 모스용 게이트 산화막을 형성하기 위하여, 제 1 게이트 산화막(3A)을 부분적으로 제거하고, 다시 제 2 게이트 산화막(3B)을 형성한다. 이때, 제 1 게이트 산화막(3A)은 그 식각 균일도가 부분적으로 불균일하여, 식각후 제 1 게이트 산화막(3A)이 불균일하게 잔존한다. 이에따라, 제 2 게이트 산화막(3B)이 일정하게 형성되기 어렵다.
또한, 고전압 모스의 게이트 산화막은 제 1 및 제 2 게이트 산화막(3A,3B)이 적층되어 구성된다. 이때, 제 1 및 제 2 게이트 산화막(3A,3B)의 경계 부분이 취약하여, 게이트 산화막 초기의 항복으로 고전압 모스용 소자에서 원하는 소자 특성을 얻기 힘들다.
따라서, 본 발명의 목적은, 저전압 모스 및 고전압 모스의 게이트 산화막 두께를 각각 확보하여, 소자 특성을 개선할 수 있는 반도체 소자의 제조방법을 제공하는 것이다.
도 1은 종래의 반도체 소자의 단면도.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 각 순서별 공정도
(도면의 주요 부분에 대한 부호의 설명)
11 : 반도체 기판 12 : 소자 분리막
13 : 제 1 게이트 산화막 14 : 고전압 모스용 게이트 전극
15 : 제 2 게이트 산화막 16 : 저전압 모스용 게이트 전극
17,19 : 저농도 불순물 영역 18,21 : 고농도 불순물 영역
20 : 스페이서 22 : 층간 절연막
23 : 금속 배선
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따르면, 반도체 기판에 소자 분리막을 형성하여 고전압 모스 영역 및 저전압 모스 영역을 한정하는 단계; 상기 고전압 모스 영역의 게이트 예정 영역에 해당하는 반도체 기판을 소정 부분 식각하여, 트랜치를 형성하는 단계; 상기 트랜치내에 매립되도록, 고전압 모스용 게이트 산화막과, 고전압 모스용 게이트 전극을 형성하는 단계; 상기 저전압 모스 영역의 소정 부분에 저전압 모스용 게이트 산화막과, 저전압 모스용 게이트 전극을 형성하는 단계; 상기 고전압 모스용 게이트 전극 양측에 고전압 모스용 소오스, 드레인 영역을 형성하는 단계; 및 상기 저전압 모스용 게이트 전극 양측에 소오스, 드레인 영역을 형성하는 단계를 포함한다.
본 발명에 의하면, 고전압 모스 및 저전압 모스를 동일 기판에 집적화하는 반도체 소자의 제조방법에 있어서, 고전압 모스와 저전압 모스의 게이트 산화막을 서로 영향을 주지않도록 별도로 형성한다. 즉, 고전압 모스의 게이트 전극은 트랜치형으로 형성하여, 그 내부에 고전압 모스의 게이트 산화막 및 게이트 전극을 매립되도록 형성한다. 따라서, 고전압 모스의 게이트 산화막은 트랜치 내부에만 존재하고, 기판 표면에는 존재하지 않는다. 이어, 저전압 모스의 게이트 산화막 및 게이트 전극 저전압 모스 영역의 소정 부분에 형성한다. 이와같이 고전압 모스의 게이트 산화막과 저전압 모스의 게이트 절연막을 별도로 형성하여, 저전압 모스의 게이트 산화막 두께를 균일하게 형성할 수 있다.
또한, 고전압 모스의 게이트 산화막이 저전압 모스의 게이트 산화막의 영향을 받지 않고 별도로, 단일층으로 형성하게 되어, 게이트 산화막의 신뢰성이 확보된다. 따라서, 고전압 모스와 저전압 모스를 안정하게 구동시킬 수 있다.
아울러, 고전압 모스의 게이트 전극을 트랜치 형으로 형성하여, 유효 채널 길이가 길어지게 된다. 따라서, 단채널로 인하여 발생되었던 핫 캐리어 효과를 방지한다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 단면도이다.
도 2a를 참조하여, 반도체 기판(11) 바람직하게는 실리콘 기판 상의 적소에 공지의 방식에 의하여 소자 분리막(12)을 형성한다. 본 실시예에서는 트랜치 소자 분리 기법에 의하여 형성한다. 즉, 소자 분리 영역(12)에 소정의 트랜치를 형성하고, 그 트랜치 내부에 매립 특성이 우수한 고밀도 플라즈마 산화막(high density plasma)을 매립시켜 형성한다. 아울러, 상기 반도체 기판(11)은 공지 기술에 따라 웰이 형성되어 있다. 상기 반도체 기판(11)은 소자 분리막(12)에 의하여 고전압 모스 영역(HV)과 저전압 모스 영역(LV) 한정된다.
그리고나서, 도 2b에 도시된 바와 같이, 고전압 모스 영역(HV)에서 게이트 전극 예정 영역이 노출되도록, 마스크 패턴(도시되지 않음)을 형성하고, 마스크 패턴의 형태로, 반도체 기판(1)을 식각하여, 트랜치를 형성한다. 이 트랜치(T)는 고전압 모스의 게이트 전극이 형성될 부분이다. 그후로, 트랜치(T)가 형성된 반도체 기판(11) 결과물을 소정 시간동안 힐링(healing)한다음, 상부에 제 1 게이트 산화막(13)과 폴리실리콘막(14)을 순차적으로 증착한다. 여기서, 제 1 게이트 산화막(13)은 고전압 모스에 적용될 만큼의 두께로 형성됨이 바람직하고, 폴리실리콘막(14)은 트랜치가 충분히 매립될 수 있을 만큼의 두께로 형성됨이 바람직하다.
그후, 도 2c에 도시된 바와 같이, 폴리실리콘막(14)과 제 1 게이트 산화막(13)은 반도체 기판(11) 표면이 드러나도록, 화학적 기계적 연마 방법을 통하여 제거된다. 그리고나서, 반도체 기판(11) 상부에 제 2 게이트 산화막(15) 및 폴리실리콘막이 순차적으로 적층된다. 이때, 제 2 게이트 산화막(15)은 저전압 모스에 적용될 만큼의 두께, 바람직하게는 상기 제 1 게이트 산화막(13)의 두께보다는 얇게 형성된다. 그리고나서, 저전압 모스 영역(LV)의 게이트 예정 영역에 존재하도록 폴리실리콘막 및 제 2 게이트 산화막(15)을 식각하여, 저전압 모스의 게이트 전극(16)을 형성한다.
그리고나서, 도 2d에서와 같이, 저농도 모스 영역(LV)에 이온 주입 차단용 마스크 패턴(도시되지 않음)을 형성한다. 이어, 노출된 고농도 모스 영역(HV)에서, 게이트 전극(14A) 양측에 비교적 높은 에너지 범위로 저농도 불순물 이온을 주입하여, 저농도 불순물 영역(17)을 형성한다. 이어, 저농도 불순물을 이온 주입하였던 에너지 보다는 낮은 에너지로, 고농도 불순물을 이온 주입하여, 고농도 불순물 영역(18)을 형성한다. 이때, 저농도 불순물 영역(17)과 저농도 불순물 영역(18)은 고전압 모스의 소오스, 드레인 영역을 이룬다.
그후, 저농도 모스 영역(LV)에 형성된 이온 주입 차단용 마스크 패턴을 제거한다음, 고농도 모스 영역(HV)에 다시 이온 주입 차단용 마스크 패턴을 형성한다. 그리고나서, 노출된 저농도 모스 영역(LV)의 게이트 전극(16) 양측에 저농도 불순물을 이온 주입하여, 저농도 불순물 영역(19)을 형성한다. 이어, 저농도 모스의 게이트 전극(16)의 양측벽에 공지 기술에 따라, 측벽 스페이서(20)를 형성한다. 그후, 측벽 스페이서(20)를 마스크로 하여, 노출된 반도체 기판(11)에 고농도 불순물을 이온 주입하여, 고농도 불순물 영역(21)을 형성한다. 이때, 저농도 불순물 영역(19)과 저농도 불순물 영역(21)은 저전압 모스의 소오스, 드레인 영역을 이룬다. 따라서, 고전압 모스 영역(HV)에는 고전압 모스가 완성되고, 저전압 모스 영역(LV)에는 저전압 모스가 완성된다.
그후, 도 2e에 도시된 바와 같이, 모스가 완성된 반도체 기판(11) 상부에 층간 절연막(22)을 소정 두께로 증착하고, 상기 모스의 소오스, 드레인 영역이 노출되도록, 층간 절연막(22)의 소정 부분을 식각한다. 이어, 노출된 소오스 드레인 영역과 콘택되도록, 금속 배선(23)을 형성한다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 고전압 모스 및 저전압 모스를 동일 기판에 집적화하는 반도체 소자의 제조방법에 있어서, 고전압 모스와 저전압 모스의 게이트 산화막을 서로 영향을 주지않도록 별도로 형성한다. 즉, 고전압 모스의 게이트 전극은 트랜치형으로 형성하여, 그 내부에 고전압 모스의 게이트 산화막 및 게이트 전극을 매립되도록 형성한다. 따라서, 고전압 모스의 게이트 산화막은 트랜치 내부에만 존재하고, 기판 표면에는 존재하지 않는다. 이어, 저전압 모스의 게이트 산화막 및 게이트 전극 저전압 모스 영역의 소정 부분에 형성한다. 이와같이 고전압 모스의 게이트 산화막과 저전압 모스의 게이트 절연막을 별도로 형성하여, 저전압 모스의 게이트 산화막 두께를 균일하게 형성할 수 있다.
또한, 고전압 모스의 게이트 산화막이 저전압 모스의 게이트 산화막의 영향을 받지 않고 별도로, 단일층으로 형성하게 되어, 게이트 산화막의 신뢰성이 확보된다. 따라서, 고전압 모스와 저전압 모스를 안정하게 구동시킬 수 있다.
아울러, 고전압 모스의 게이트 전극을 트랜치 형으로 형성하여, 유효 채널 길이가 길어지게 된다. 따라서, 단채널로 인하여 발생되었던 핫 캐리어 효과를 방지한다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (5)

  1. 반도체 기판에 소자 분리막을 형성하여 고전압 모스 영역 및 저전압 모스 영역을 한정하는 단계;
    상기 고전압 모스 영역의 게이트 예정 영역에 해당하는 반도체 기판을 소정 부분 식각하여, 트랜치를 형성하는 단계;
    상기 트랜치내에 매립되도록, 고전압 모스용 게이트 산화막과, 고전압 모스용 게이트 전극을 형성하는 단계;
    상기 저전압 모스 영역의 소정 부분에 저전압 모스용 게이트 산화막과, 저전압 모스용 게이트 전극을 형성하는 단계;
    상기 고전압 모스용 게이트 전극 양측에 고전압 모스용 소오스, 드레인 영역을 형성하는 단계; 및
    상기 저전압 모스용 게이트 전극 양측에 소오스, 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 고전압 모스용 게이트 산화막과, 고전압 모스용 게이트 전극을 형성하는 단계는, 트랜치가 형성된 반도체 기판 결과물 상부에 고전압 모스에 적용될 수 있을 만큼의 두께로 게이트 산화막을 증착하는 단계; 상기 게이트 산화막 상부에 상기 트랜치가 충분이 매립될 수 있을 만큼의 두께로 폴리실리콘막을 증착하는 단계; 및 상기 반도체 기판 표면이 드러나도록, 폴리실리콘막과 상기 게이트 산화막을 화학적 기계적 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 저전압 모스용 게이트 산화막과, 저전압 모스용 게이트 전극을 형성하는 단계는, 상기 반도체 기판상에 저전압 모스에 적용될 수 있을만큼의 두께로 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상부에 폴리실리콘막을 증착하는 단계; 상기 저전압 모스 영역의 소정 부분에 존재하도록 게이트 산화막과 폴리실리콘막을 소정 부분 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 고전압 모스용 게이트 전극 양측에 고전압 모스용 소오스, 드레인 영역을 형성하는 단계는, 게이트 전극 양측에 저농도 불순물을 소정 에너지 범위로 이온주입하는 단계; 상기 저농도 불순물이 주입된 부분에 상기 저농도 불순물을 이온 주입하였던 에너지 보다 적은 에너지 범위로, 고농도 불순물을 이온 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서, 상기 저전압 모스용 게이트 전극 양측에 저전압 모스용 소오스, 드레인 영역을 형성하는 단계는, 상기 저전압 모스용 게이트 전극 양측에 저농도 불순물을 이온 주입하는 단계; 상기 게이트 전극 양측벽에 스페이서를 형성하는 단계; 상기 스페이서 양측에 고농도 불순물을 이온 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
KR1019970076721A 1997-12-29 1997-12-29 반도체 소자의 제조방법 KR100264728B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970076721A KR100264728B1 (ko) 1997-12-29 1997-12-29 반도체 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970076721A KR100264728B1 (ko) 1997-12-29 1997-12-29 반도체 소자의 제조방법

Publications (2)

Publication Number Publication Date
KR19990056710A KR19990056710A (ko) 1999-07-15
KR100264728B1 true KR100264728B1 (ko) 2000-09-01

Family

ID=19529322

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970076721A KR100264728B1 (ko) 1997-12-29 1997-12-29 반도체 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR100264728B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8476700B2 (en) 2009-02-13 2013-07-02 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100674647B1 (ko) * 2002-03-05 2007-01-25 매그나칩 반도체 유한회사 고전압용 반도체 소자의 제조 방법
KR100873813B1 (ko) * 2002-06-29 2008-12-11 매그나칩 반도체 유한회사 로직부가 격리되는 고전압 트랜지스터
JP4324218B2 (ja) * 2006-12-08 2009-09-02 シャープ株式会社 高耐圧ｍｏｓｆｅｔを備えた半導体装置及びその製造方法
KR100847308B1 (ko) * 2007-02-12 2008-07-21 삼성전자주식회사 반도체 소자 및 그 제조 방법.
CN117790290A (zh) * 2024-02-23 2024-03-29 合肥晶合集成电路股份有限公司 半导体结构及其制作方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8476700B2 (en) 2009-02-13 2013-07-02 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same

Also Published As

Publication number Publication date
KR19990056710A (ko) 1999-07-15

Similar Documents

Publication Publication Date Title
KR100346844B1 (ko) 얕은 트렌치 아이솔레이션 구조를 갖는 반도체 디바이스및 그 제조방법
JPH04102317A (ja) 半導体装置の製造方法
KR19980084215A (ko) 반도체 소자의 트랜지스터 제조 방법
KR100264728B1 (ko) 반도체 소자의 제조방법
KR20050007637A (ko) 반도체 소자의 트랜지스터 제조방법
KR100533167B1 (ko) 반도체 소자 및 그의 제조 방법
KR20040019167A (ko) 고전압 트랜지스터의 제조방법
KR20020055147A (ko) 반도체 소자의 제조방법
KR100234728B1 (ko) 모스 전계효과 트랜지스터 제조방법
KR0179805B1 (ko) 반도체 소자 제조방법
KR100296105B1 (ko) 반도체 장치의 제조방법
KR100439110B1 (ko) 반도체 소자의 소자분리 방법
KR100505610B1 (ko) 레트로그레이드 웰을 갖는 반도체장치의 제조방법
KR100503745B1 (ko) 반도체 소자의 제조방법
KR100252849B1 (ko) 반도체 소자 및 그 제조방법
KR0161728B1 (ko) 반도체소자의 트랜지스터 제조방법
KR19990085622A (ko) 반도체 장치의 제조 방법
KR100395911B1 (ko) 반도체 소자의 제조 방법
US20020003289A1 (en) Semiconductor devices and methods for manufacturing the same
KR100225383B1 (ko) 반도체 소자의 제조 방법
KR19990081274A (ko) 트렌치 게이트 구조를 갖는 전력 반도체장치의제조방법
KR100252767B1 (ko) 반도체장치 및 그제조방법
JPH0481339B2 (ko)
KR100357173B1 (ko) 박막 트랜지스터의 제조 방법
KR0136928B1 (ko) 반도체장치 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130524

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20140519

Year of fee payment: 15

FPAY Annual fee payment
FPAY Annual fee payment

Payment date: 20160518

Year of fee payment: 17

LAPS Lapse due to unpaid annual fee