KR100252849B1 - 반도체 소자 및 그 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 45
- 238000004519 manufacturing process Methods 0.000 title abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 23
- 229920005591 polysilicon Polymers 0.000 claims abstract description 23
- 238000000034 method Methods 0.000 claims abstract description 12
- 238000005530 etching Methods 0.000 claims description 2
- 239000012535 impurity Substances 0.000 abstract description 9
- 238000009792 diffusion process Methods 0.000 abstract description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 150000002500 ions Chemical class 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
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Abstract
본 발명은 반도체 소자의 신뢰성을 향상시키도록 한 반도체 소자 및 그 제조방법에 관한 것으로서, 표면이 凸형태의 반도체 기판과, 상기 반도체 기판상의 전면에 형성되는 절연막과, 상기 절연막상에 필드영역과 활성영역으로 정의되어 형성되는 평탄층과, 상기 평탄층의 필드영역에 형성되는 필드 산화막과, 상기 평탄층의 활성영역에 형성되는 게이트 절연막 및 게이트 전극과, 그리고 상기 게이트 전극 양측의 평탄층 표면내에 형성되는 소오스/드레인 영역을 포함하여 구성됨을 특징으로 한다.철
Description
본 발명은 반도체 소자에 관한 것으로 특히, 소자의 신뢰성을 향상시키는데 적당한 반도체 소자 및 그 제조방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자 및 그 제조방법을 설명하면 다음과 같다.
도 1은 종래의 반도체 소자의 구조를 나타낸 구조단면도이다.
도 1에 도시한 바와같이 활성영역과 필드영역으로 정의된 반도체 기판(11)의 필드영역에 필드 산화막(12)이 형성되고, 상기 반도체 기판(11)상의 일정영역에 게이트 산화막(13) 및 게이트 전극(14a)이 형성되며, 상기 게이트 전극(14a)의 양측면에 절연막 측벽(17)이 형성된다.
그리고 상기 게이트 전극(14a) 양측의 반도체 기판(11) 표면내에 LDD 영역(16)과 연결되는 소오스/드레인 불순물 확산영역(18)이 형성된다.
도 2a 내지 도 2e는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와같이 활성영역과 필드영역으로 정의된 반도체 기판(11)의 필드영역에 필드 산화막(12)을 형성하고, 상기 활성영역에 채널이온 주입공정을 실시한다.
도 2b에 도시한 바와같이 상기 반도체 기판(11)의 전면에 게이트 절연막(13)을 형성하고, 상기 게이트 절연막(13)상에 게이트 전극용 폴리 실리콘층(14)을 형성한다.
이어, 상기 폴리 실리콘층(14)상에 포토레지스트(15)를 도포한 후, 노광 및 현상공정으로 패터닝한다.
도 2c에 도시한 바와같이 상기 패터닝된 포토레지스트(15)를 마스크로 이용하여 상기 폴리 실리콘층(14) 및 게이트 절연막(13)을 선택적으로 제거하여 게이트 전극(14a)을 형성한다.
도 2d에 도시한 바와같이 상기 포토레지스트(15)를 제거하고, 상기 게이트 전극(14a)을 마스크로 이용하여 상기 반도체 기판(11)의 전면에 저농도 불순물 이온을 주입하여 상기 게이트 전극(14a) 양측의 반도체 기판(11) 표면내에 LDD(Lightly Doped Drain)영역(16)을 형성한다.
도 2e에 도시한 바와같이 상기 게이트 전극(14a)을 포함한 반도체 기판(11)의 전면에 절연막을 형성한 후, 에치백(Etch Back) 공정을 실시하여 상기 게이트 전극(14a)의 양측면에 절연막 측벽(17)을 형성한다.
이어, 상기 게이트 전극(14a) 및 절연막 측벽(17)을 마스크로 이용하여 상기 반도체 기판(11)의 전면에 소오스/드레인용 불순물 이온주입을 실시하여 상기 게이트 전극(14a) 양측의 반도체 기판(11) 표면내에 상기 LDD 영역(16)과 연결되는 소오스/드레인 불순물 확산영역(18)을 형성한다.
그러나 이와 같은 종래의 반도체 소자 및 그 제조방법에 있어서 숏 채널 효과(Short Channel Effect)로 인한 펀치쓰로우(Punchthrough) 및 접합 누설(Junction Leakage)전류 등이 발생하여 소자의 신뢰성을 저하시키는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 한정된 면적에서 충분한 채널길이를 확보하여 소자의 신뢰성을 향상시키도록 한 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래의 반도체 소자의 구조를 나타낸 구조단면도
도 2a 내지 도 2e는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도
도 3은 본 발명에 의한 반도체 소자의 구조를 나타낸 구조단면도
도 4a 내지 도 4f는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 산화막
23 : 제 1 폴리 실리콘층 24 : 필드 산화막
25 : 게이트 산화막 26 : 제 2 폴리 실리콘층
26a : 게이트 전극 27 : 포토레지스트
28 : 소오스/드레인 불순물 확산영역
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자는 표면이 凸형태의 반도체 기판과, 상기 반도체 기판상의 전면에 형성되는 절연막과, 상기 절연막상에 필드영역과 활성영역으로 정의되어 형성되는 평탄층과, 상기 평탄층의 필드영역에 형성되는 필드 산화막과, 상기 평탄층의 활성영역에 형성되는 게이트 절연막 및 게이트 전극과, 그리고 상기 게이트 전극 양측의 평탄층 표면내에 형성되는 소오스/드레인 영역을 포함하여 구성됨을 특징으로 한다.
또한 상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 반도체 기판의 표면을 凸형태로 식각하는 단계와, 상기 凸형태의 반도체 기판상에 절연막을 형성하는 단계와, 상기 절연막상에 평탄층을 형성하는 단계와, 상기 평탄층을 활성영역과 필드영역으로 정의한 후 필드영역에 필드 산화막을 형성하는 단계와, 상기 활성영역에 게이트 절연막 및 게이트 전극을 형성하는 단계와, 그리고 상기 게이트 전극 양측의 평탄층 표면내에 소오스/드레인 영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자 및 그 제조방법을 상세히 설명하면 다음과 같다.
도 3은 본 발명에 의한 반도체 소자의 구조를 나타낸 구조단면도이다.
도 3에 도시한 바와같이 凸형태의 반도체 기판(21)상에 산화막(22)이 형성되고, 상기 산화막(22)상에 평탄층으로 제 1 폴리 실리콘층(23)이 형성되며, 상기 제 1 폴리 실리콘층(23)의 필드영역에 필드 산화막(24)이 형성되고, 상기 활성영역에 게이트 산화막(25) 및 게이트 전극(26a)이 형성된다.
그리고 상기 게이트 전극(26a) 양측의 제 1 폴리 실리콘층(23) 표면내에 소오스/드레인 불순물 확산영역(28)이 형성된다.
도 4a 내지 도 4f는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 4a에 도시한 바와같이 반도체 기판(21)의 표면을 凸 형태로 식각한 후, 상기 凸형태의 반도체 기판(21)상의 전면에 산화막(22)을 형성한다.
도 4b에 도시한 바와같이 상기 산화막(22)상에 제 1 폴리 실리콘층(23)을 형성한 후, CMP(Chemical Mechanical Polishing)공정을 이용하여 상기 제 1 폴리 실리콘층(23)을 평탄화시킨다.
도 4c에 도시한 바와같이 상기 제 1 폴리 실리콘층(23)을 필드영역과 활성영역으로 정의한 후, 상기 필드영역에 LOCOS 공정을 이용하여 필드 산화막(24)을 형성한다..
이어, 상기 활성영역인 제 1 폴리 실리콘층(23)의 전면에 채널이온 주입공정을 실시한다.
도 4d에 도시한 바와같이 상기 채널이온이 주입된 제 1 폴리 실리콘층(23)을 포함한 반도체 기판(21)의 전면에 게이트 산화막(25)을 형성하고, 상기 게이트 산화막(25)상에 게이트 전극용 제 2 폴리 실리콘층(26)을 형성한다.
이어, 상기 제 2 폴리 실리콘층(26)상에 포토레지스트(27)를 도포한 후, 노광 및 현상공정으로 포토레지스트(27)를 패터닝한다.
도 4e에 도시한 바와같이 상기 패터닝된 포토레지스트(27)를 마스크로 이용하여 상기 제 2 폴리 실리콘층(26) 및 게이트 산화막(25)을 선택적으로 제거하여 게이트 전극(26a)을 형성한다.
도 4f에 도시한 바와같이 상기 포토레지스트(27)를 제거하고, 상기 게이트 전극(26a)을 마스크로 이용하여 상기 반도체 기판(21)의 전면에 소오스/드레인용 불순물 이온을 주입하여 상기 게이트 전극(26a) 양측의 제 1 폴리 실리콘층(23) 표면내에 소오스/드레인 불순물 확산영역(28)을 형성한다.
이상에서 설명한 바와같이 본 발명에 의한 반도체 소자 및 그 제조방법에 있어서 소오스/드레인 영역이 산화막으로 분리되어 있기 때문에 펀치쓰로우 및 접합 누설전류와같은 숏 채널 효과를 방지함으로써 소자의 신뢰성을 향상시키는 효과가 있다.
Claims (4)
- 표면이 凸형태의 반도체 기판;상기 반도체 기판상의 전면에 형성되는 절연막;상기 절연막상에 필드영역과 활성영역으로 정의되어 형성되는 평탄층;상기 평탄층의 필드영역에 형성되는 필드 산화막;상기 평탄층의 활성영역에 형성되는 게이트 절연막 및 게이트 전극; 그리고상기 게이트 전극 양측의 평탄층 표면내에 형성되는 소오스/드레인 영역을 포함하여 구성됨을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 평탄층은 폴리 실리콘으로 이루어지는 것을 특징으로 하는 반도체 소자.
- 반도체 기판의 표면을 凸형태로 식각하는 단계;상기 凸형태의 반도체 기판상에 절연막을 형성하는 단계;상기 절연막상에 평탄층을 형성하는 단계;상기 평탄층을 활성영역과 필드영역으로 정의한 후 필드영역에 필드 산화막을 형성하는 단계;상기 활성영역에 게이트 절연막 및 게이트 전극을 형성하는 단계; 그리고상기 게이트 전극 양측의 평탄층 표면내에 소오스/드레인 영역을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 평탄층을 형성하는 단계는 절연막상에 폴리 실리콘층을 형성하는 단계와, 상기 폴리 실리콘층의 표면을 CMP공정으로 평탄화시키는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970049213A KR100252849B1 (ko) | 1997-09-26 | 1997-09-26 | 반도체 소자 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970049213A KR100252849B1 (ko) | 1997-09-26 | 1997-09-26 | 반도체 소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990026898A KR19990026898A (ko) | 1999-04-15 |
| KR100252849B1 true KR100252849B1 (ko) | 2000-04-15 |
Family
ID=19521792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970049213A KR100252849B1 (ko) | 1997-09-26 | 1997-09-26 | 반도체 소자 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100252849B1 (ko) |
-
1997
- 1997-09-26 KR KR1019970049213A patent/KR100252849B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990026898A (ko) | 1999-04-15 |
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