KR100236048B1 - 트랜지스터의 구조 및 제조 방법 - Google Patents

트랜지스터의 구조 및 제조 방법 Download PDF

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Abstract

본 발명은 트랜지스터의 구조 및 제조 방법에 관한 것으로, 특히 고집적화로 발생하는 펀치 스로우(Punch Through)특성을 개선하며 공정을 단순화 시키는데 적당하도록 한 트랜지스터의 구조 및 제조 방법에 관한 것이다.
이를 위한 본 발명의 트랜지스터의 구조 및 제조 방법은 반도체 기판내의 소정 부분에 채널 영역을 형성하고, 상기 채널 영역 양측의 기판에 제1, 제2트렌치를 형성하고, 상기 제1, 제2트렌치 바닥면을 서로 연결하도록 상기 채널영역하측의 반도체 기판내에 소오스 불순물 영역을 형성하고, 상기 제1트렌치내벽에 게이트 절연막을 형성하고, 상기 게이트 절연막을 포함한 제1트렌치내에 게이트전극을 형성하고, 상기 제2트렌치의 측면에 절연막을 형성하고, 상기 소오스 불순물 영역과 전기적으로 연결되도록 상기 제2트렌치내에 도전층을 형성하며, 상기 게이트 전극 일측의 반도체 기판 표면내에 드레인 불순물 영역을 형성하는 것을 특징으로 한다.

Description

트랜지스터의 구조 및 제조 방법
본 발명은 트랜지스터의 구조 및 제조 방법에 관한 것으로. 특히 고집적회로 발생하는 펀치 스로우(Punch Through)특성을 개선하며 공정을 단순화 시키는데 적당하도록 한 트랜지스터의 구조 및 제조 방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 트랜지스터의 제조 방법을 설명하면 다음과 같다.
도1a 내지 도1c는 종래의 제1실시예에 따른 트랜지스터의 제조 방법을 나타낸 공정 단면도이다.
도1a에서와 같이, p형이며 활성 영역과 격리 영역이 정의된 반도체 기판(11)상의 격리 영역에 산화 공정을 실시하여 필드 산화막(12)을 형성한 다음, 상기필드 산화막(12)사이의 활성 영역에 채널 이온을 주입한다. 이어 반도체 기판(11)상에 제1산화막, 다결정 실리콘과 제1감광막을 차례로 형성한 다음, 상기 제1감광막을 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후 상기 선택적으로 노광 및 현상된 제1감광막을 마스크로 이용하여 상기 다결정 실리콘과 제1산화막을 식각함으로 게이트 산화막(13)과 게이트 전극(14)을 형성하고 상기 제1감광막을 제거한다.
도1b에서와 같이, 상기 게이트 전극(14)을 마스크로 이용하여 전면에 저농도 n형 불순물 이온을 주입 및 드라이브 인(Drive in) 확산함으로 제1소오스/드레인 불순물 영역(15)을 형성한다.
도1c에서와 같이, 전면에 제2산화막을 형성한 다음, 에치백하여 상기 게이트 전극(14) 양측에 측벽(16)을 형성한다. 이어 상기 게이트 전극(14)과 측벽(16)을 마스크로 이용하여 전면에 고농도 n형 불순물 이온을 주입 및 드라이브 인 확산함으로 제2소오스/드레인 불순물 영역(17)을 형성한다.
도2a 내지 도2c는 종래의 제2실시예에 따른 트랜지스터의 제조 방법을 나타낸 공정 단면도이다.
NUDC(Non Uniformly Doped Channel)방법의 트랜지스터 제조 방법은 도2a에서와 같이, p형이며 활성 영역과 격리 영역이 정의된 반도체 기판(11)상의 격리 영역에 산화 공정을 실시하여 필드 산화막(12)을 형성한 다음, 상기 필드 산화막(12)사이의 활성 영역에 제1채널 이온을 주입한다. 이어 상기 반도체 기판(11)상에 제1산화막, 다결정 실리콘과 제1감광막을 차례로 형성한 다음, 상기 제1감광막을 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제1감광막을 마스크로 이용하여 상기 다결정 실리콘과 제1산화막을 식각함으로 게이트 산화막(13)과 게이트 전극(14)을 형성하고 제1감광막을 제거한다.
도2b에서와 같이, 상기 게이트 전극(14)을 포함한 활성 영역에 제2채널이온을 회전하면서 틸트 이온 주입한 다음, 상기 게이트 전극(14)을 마스크로 이용하여 전면에 저농도 n형 불순물 이온을 주입 및 드라이브 인 확산함으로 제1소오스/드레인 불순물 영역(15)을 형성한다. 여기서 상기 제2채널 이온 주입으로 상기 게이트 전극(14)하측의 채널 이온 농도가 부위마다 극 게이트 전극(14)의 가운데 부위와 구석부위가 서로 달라진다.
도2c에서와 같이, 전면에 제2산화막을 형성한 다음, 에치백하여 상기 게이트 전극(14) 양측에 측벽(16)을 형성한다. 이어 상기 게이트 전극(14)과 측벽(16)을 마스크로 이용하여 전면에 고농도 n형 불순물 이온을 주입 및 드라이브 인 확산함으로 제 2 소오스/드레인 불순물 영역(17)을 형성한다.
도3a 내지 도3c는 종래의 제3실시예에 따른 트랜지스터의 제조 방법을 나타낸 공정 단면도이다.
그루브(Groove)게이트를 갖는 트랜지스터의 제조방법은 도3a에서와 같이, p형이며 활성 영역과 격리 영역이 정의된 반도체 기판(11)상의 격리 영역에 산화 공정을 실시하여 필드 산화막(12)을 형성한 다음, 상기 필드 산화막(12)사이의 활성영역에 채널 이온을 주입한다. 이어 상기 반도체 기판(11)상에 제1감광막을 도포한 다음, 상기 제1감광막을 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제1감광막을 마스크로 이용하여 상기 반도체 기판(11)을 선택적으로 식각함으로 트렌치를 형성하고 제1감광막을 제거한다.
도3b에서와 같이, 상기 트렌치를 포함한 전면에 열산화 공정으로 게이트 산화막(13)을 성장시킨 후, 상기 게이트 산화막(13)상에 다결정 실리콘과 제2감광막을 차례로 형성한 다음, 상기 2감광막을 상기 트렌치 상측에만 남도록 선택적으로 노광 및 현상한다. 이어 상기 선택적으로 노광 및 현상된 제2감광막을 마스크로 이용하여 상기 다결정 실리콘을 선택적으로 식각함으로 게이트 전극(14)을 형성한 다음, 상기 제2감광막을 제거한다.
도3c에서와 같이, 상기 게이트 전극(14)을 마스크로 이용하여 전면에 n형 불순물 이온을 주입 및 드라이브 인 확산함으로 소오스/드레인 불순물 영역(18)을 형성한다.
종래 기술에 따른 트랜지스터의 구조 및 제조 방법은 다음과 같은 문제점이 있었다.
첫째, 종래의 제1실시예에 따른 트랜지스터의 제조 방법은 소자의 고집적회로 인한 펀치 스로우와 같은 현상이 발생하며 공정이 복잡하다.
둘째, 종래의 제2, 제3실시예에 따른 트랜지스터의 제조 방법은 소자의 고집적화로 발생하는 펀치 스로우와 같은 현상을 개선하였지만 공정이 복잡하다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 고집적화로 발생하는 펀치 스로우와 같은 현상을 개선하며 공정을 단순화 시키는 트랜지스터의 구조 및 제조 방법에 관한 것이다.
도1a내지 도1c는 종래의 제1실시예에 따른 트렌지스터의 제조 방법을 나타낸 공정단면도
도2a 내지 도2c는 종래의 제2실시예에 따른 트랜지스터의 제조 방법을 나타낸 공정단면도
도3a 내지 도3c는 종래의 제3실시예에 따른 트랜지스터의 제조 방법을 나타낸 공정단면도
도4는 본 발명의 실시예에 따른 트랜지스터의 구조를 나타낸 단면도
도5a 내지 도5g는 본 발명의 실시예에 따른 트랜지스터의 제조 방법을 나타낸 공정단면도
* 도면의 주요부분에 대한 부호의 설명
31 : 반도체 기판 32 : 필드 산화막
34 : 제1소오스 불순물 영역 35 : 채널 영역
37 : 제1산화막 측벽 39 : 제2산화막
40 : 다결정 실리콘 42 : 불순물 영역
본 발명의 트랜지스터는 반도체 기판, 상기 반도체 기판내의 소정 부분에 형성되는 채널 영역, 상기 채널 영역 양측의 기판 표면내에 하부가 상부보다 더 넓은폭을 갖으면서 하부가 라운딩 형태를 갖고 형성되는 제1, 제2트렌치, 상기 제1, 제2트렌치바닥면을 서로 연결하도록 상기 채널 영역 하측의 반도체 기판내에 형성되는 소오스 불순물 영역, 상기 제1트렌치내벽에 형성되는 게이트 절연막, 상기 게이트 절연막을 포함한 제1트렌치내에 형성되는 게이트 전극, 상기 제2트렌치의 측면에 형성되는 절연막, 상기 소오스 불순물 영역과 전기적으로 연결되도록 상기 제2트렌치내에 형성되는 도전층과 상기 게이트 전극 일측의 반도체 기판 표면내에 형성되는 드레인 불순물 영역을 포함하여 구성됨을 특징으로 한다,
그리고 본 발명의 트랜지스터의 제조 방법은 기판내의 소정 부위에 제1도전형 소오스 불순물 영역을 형성하는 단계, 상기 제1도전형 소오스 불순물 영역상측의 상기 기판 표면내에 제2도전형 채널 영역을 형성하는 단계, 상기 제2도전형 채널 영역 양측의 기판내에 제1도전형 소오스 불순물 영역이 노출되도록 제1, 제2트렌치를 형성햐는 단계, 상기 제1트렌치 내벽 전부와 상기 제2트렌치의 측면에 절연막을 형성하는 단계, 상기 제1, 제2트렌치내에 도전층을 형성하는 단계, 상기 제1트렌치 일측의 채널 영역에 제1도전형 드레인 불순물 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 트랜지스터의 구조 및 제조 방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도4는 본 발명의 실시예에 따른 트랜지스터의 구조를 나타낸 단면도이다.
도4에서와 같이, 하부 부분이 라운딩된 제1, 제2트렌치를 갖으며 p형이 이 활성 영역과 격리 영역이 정의된 반도체 기판(31), 상기 제1, 제2트렌치 바닥면과 연결되어 고농도 n형 불순물 이온을 주입 및 드라이브 인 확산하여 형성되는 제1소오스 불순물 영역(34), 상기 제1트렌치 내벽에 제1산화막 측벽(37)과 제2산화막(39)으로 형성되는 게이트 산화막, 상기 게이트 산화막을 포함한 제1트렌치내에 고농도 n형 불순물이 주입 및 확산된 불순물 영역(42)과 고농도 n형 불순물 이온이 주입된 다결정 실리콘(40)으로 형성되는 게이트 전극, 상기 제2트렌치내에 상기 불순물 영역(42)과 다결정 실리콘(40)으로 형성되는 제2소오스 불순물 영역, 상기 제2트렌치내의 바닥면을 제외한 제2소오스 불순물 영역과 반도체 기판의 사이에 형성되는 제2산화막(39), 상기 게이트 전극과 제2소오스 불순물 영역사이의 반도체 기판(31)내에 상기 게이트 절연막으로 게이트 전극과 격리되어 상기 불순물 영역(42)으로 형성되는 드레인 불순물 영역으로 본 발명의 트렌지스터가 형성된다.
도5a 내지 도5f는 본 발명의 실시예에 따른 트랜지스터의 제조 방법을 나타낸 공정 단면도이다.
도5a에서와 같이, p형이며 활성영역과 격리 영역이 정의된 반도체 기판(31)상의 격리 영역에 산화 공정을 실시하여 필드 산화막(32)을 형성한 다음, 전면에 제1감광막(33)을 도포한 다음, 상기 제1감광막(33)을 제1소오스 불순물 영역이 형성될 부위만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제1감광막(33)을 마스크로 이용하여 고농도 n형 불순물 이온을 주입 및 드라이브 인 확산함으로 상기 반도체 기판(31)내에 제1소오스 불순물 영역(34)을 형성하고 이어 채널 이온을 주입 및 드라이브 인 확산하여 상기 제1소오스 불순물 영역(34)상의 반도체 기판(31)표면내에 채널 영역(35)을 형성한다.
도5b에서와 같이, 상기 제1감광막(33)을 제거하고, 전면에 제2감광막(36)을 도포한 다음, 상기 제2감광막(36)을 게이트 전극과 제2소오스 불순물영역이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제2감광막(36)을 마스크로 이용하여 상기 채널 영역(35)을 선택적으로 식각함으로 제1, 제2트렌치를 형성한다.
도5c에서와 같이, 상기 제2감광막(36)을 제거하고. 상기 제1, 제2트렌치를 포함한 전면에 제1산화막을 형성한 다음. 에치백하여 상기 제1, 제2트렌치양측에 제1산화막 측벽(37)을 형성한다.
도5d에서와 같이, 전면에 제3감광막(38)을 도포한 다음, 상기 제3감광막(38)을 상기 제1산화막 측벽(37)을 포함하여 제1, 제2트렌치상측에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제3감광막(38)과 제1산화막 측벽(37)을 마스크로 아용하여 상기 채널 영역(35)과 반도체기판(31)을 선택적 습식 식각함으로 제1, 제2트렌치의 하부 부분이 라운딩(Rounding)모양을 갖는다.
도5e에서와 같이, 전면에 열산화 공정으로 제2산화막(39)을 성장시킨 다음, 상기 제1, 제2트렌치를 포함한 전면에 제4감광막을 도포한 다음, 상기 제4감광막을 상기 제1산화막 측벽(37)을 포함한 제1트렌치의 전면과 제2트렌치의 제1산화막 측벽(37)상측에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제4감광막을 마스크로 이용하여 상기 제2트렌치 바닥면의 제2산화막(39)을 선택적으로 건식 식각하고, 상기 제4감광막을 제거한다.
도5f에서와 같이, 전면에 고농도 n형 불순물 이온이 도핑된 다결정 실리콘(40)을 형성한 다음, 에치백하여 상기 제1, 제2트렌치를 메꾼 후, 평탄화시킨다.
도5g에서와 같이, 전면예 제5감광막을 도포한 다음, 상기 제5감광막을 상기 제1, 제2트렌치 상측과 드레인 불순물 영역이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제5감광막을 마스크로 이용하여 고농도 n형 불순물 이온을 주입 및 드라이브 인 확산함으로 불순물 영역(42)을 형성하고 상기 제5감광막을 제거한다.
한편, 상기 제2트렌치내에 메꿔진 다결정 실리콘(42)은 고농도 n형 불순물이 도핑되어 있고 제1소오스 불순물 영역(34)과 연결되는 제2소오스 불순물 영역이 된다.
본 발명의 트랜지스터의 구조 및 제조 방법은 고집적화로 발생하는 펀치 스로우와 같은 현상을 개선하며 공정을 단순화 시키는 효과가 있다.

Claims (5)

  1. 반도체 기판; 상기 반도체 기판내의 소정 부분에 형성되는 채널 영역; 상기 채널 영역 양측의 기판 표면내에 하부가 상부보다 더 넓은 폭을 갖으면서 하부가 라운딩 형태를 갖고 형성되는 제1, 제2트렌치; 상기 제1, 제2트렌치바닥면을 서로 연결하도록 상기 채널 영역 하측의 반도체 기판내에 형성되는 소오스 불순물 영역; 상기 제1트렌치내벽에 형성되는 게이트 절연막; 상기 게이트 절연막을 포함한 제1트렌치내에 형성되는 게이트 전극; 상기 제2트렌치의 측면에 형성되는 절연막; 상기 소오스 불순물 영역과 전기적으로 연결되도록 상기 제2트렌치내에 형성되는 도전층; 상기 게이트 전극 일측의 반도체 기판 표면내에 형성되는 드레인 불순물 영역을 포함하여 구성됨을 특징으로 하는 트랜지스터.
  2. 제1항에 있어서, 상기 드레인 불순물 영역은 제1, 제2트렌치 사이에 형성됨을 특징으로 하는 트랜지스터.
  3. 기판내의 소정 부위에 제1도전형 소오스 불순물 영역을 형성하는 단계; 상기 제1도전형 소오스 불순물 영역 상측의 상기 기판 표면내에 제2도전형 채널 영역을 형성하는 단계; 상기 제2도전형 채널 영역 양측의 기판내에 제1도전형 소오스 불순물 영역이 노출되도록 제1, 제2트렌치를 형성하는 단계; 상기 제1트렌치 내벽 전부와 상기 제2트렌치의 측면에 절연막을 형성하는단계; 상기 제1, 제2트렌치내에 도전층을 형성하는 단계; 상기 제1트렌치 일측의 채널 영역에 제1도전형 드레인 불순물 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 트랜지스터의 제조 방법.
  4. 제3항에 있어서, 상기 제1, 제2트렌치 형성은 채널 영역 상측에 1차적으로 트렌치를 형성하는 공정과 상기 1차 트렌치의 측벽에 절연막 측벽을 형성하는 공정과, 상기 절연막 측벽을 마스크로 이용하여 1차 트렌치 바닥을 상기 제1도전형 소오스 불순물 영역이 노출되도록 습식 식각하는 공정으로 형성함을 특징으로 하는 트랜지스터의 제조방법.
  5. 제3항에 있어서, 상기 드레인 불순물 영역 형성시, 상기 제1, 제2트렌치내에 형성되는 도전층의 표면에도 제2도전형 불순물 영역을 형성함을 특징으로 하는 트랜지스터의 제조방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100703027B1 (ko) 2005-09-26 2007-04-06 삼성전자주식회사 리세스 게이트 형성 방법
US7563677B2 (en) 2005-09-12 2009-07-21 Samsung Electronics Co., Ltd. Recessed gate electrode and method of forming the same and semiconductor device having the recessed gate electrode and method of manufacturing the same
US8183113B2 (en) 2005-08-24 2012-05-22 Samsung Electronics Co., Ltd. Methods of forming recessed gate structures including blocking members, and methods of forming semiconductor devices having the recessed gate structures

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100750587B1 (ko) * 2005-07-28 2007-08-20 삼성전자주식회사 비대칭 리세스 구조의 형성 방법, 비대칭 리세스 게이트구조물을 갖는 반도체 장치 및 그 제조 방법
KR100744068B1 (ko) 2005-04-29 2007-07-30 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 제조 방법
KR100650626B1 (ko) * 2005-11-15 2006-11-27 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR100720212B1 (ko) * 2006-02-03 2007-05-21 주식회사 하이닉스반도체 반도체 소자의 형성 방법
KR100745900B1 (ko) * 2006-02-03 2007-08-02 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
KR100732273B1 (ko) * 2006-06-30 2007-06-25 주식회사 하이닉스반도체 반도체 소자의 형성 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6220366A (ja) * 1985-07-18 1987-01-28 Nec Corp 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6220366A (ja) * 1985-07-18 1987-01-28 Nec Corp 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8183113B2 (en) 2005-08-24 2012-05-22 Samsung Electronics Co., Ltd. Methods of forming recessed gate structures including blocking members, and methods of forming semiconductor devices having the recessed gate structures
US7563677B2 (en) 2005-09-12 2009-07-21 Samsung Electronics Co., Ltd. Recessed gate electrode and method of forming the same and semiconductor device having the recessed gate electrode and method of manufacturing the same
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