KR19980034616A - 반도체 소자의 트랜지스터의 구조 및 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜지스터(Transtor)에 관한 것으로 특히, 숏 채널 효과(Short Channel Effect)인 펀치쓰로우(Punchthrough) 현상을 방지하도록 한 반도체 소자의 트랜지스터의 구조 및 제조방법에 관한 것이다.
이와 같은 본 발명의 반도체 소자의 트랜지스터의 구조는 표면으로 부터 소정깊이로 트랜치가 형성된 기판; 상기 트랜치가 형성된 부분의 기판상에 일정한 폭으로 형성되는 절연막; 상기 절연막을 포함하고 전면에 형성되는 도전층; 상기 도전층상에 형성되는 게이트 절연막 및 게이트 전극; 상기 게이트 전극 양측의 기판내에 형성되는 소오스/드레인 불순물 영역을 포함하여 구성됨에 그 특징이 있다.
Description
본 발명은 반도체 소자의 트랜지스터(Transtor)에 관한 것으로 특히, 숏 채널 효과(Short Channel Effect)인 펀치쓰로우(Punchthrough) 현상을 방지하도록 한 반도체 소자의 트랜지스터의 구조 및 제조방법에 관한 것이다.
일반적으로 반도체 소자의 집적화에 따라 점차 미세화하여 서브 마이크론급의 반도체 소자들이 개발되어 지고 있다. 이와 같은 추세에 따라 트랜지스터에서도 소오스 영역과 드레인 영역 사이의 채널 길이가 짧아지므로 해서 숏채널 효과(Short Channel Effect)인 핫 캐리어(Hot Carrier), 펀치쓰루(Punch Through)현상 등이 발생되었다.
참고문헌 [Chenming Huet al., Hot Electron-Induced MOSFET Degradation Model,
Monitor and Improvement, IEEE Transatctions on Electron Devies, Vol, ED32.
NO. 2. 1985.pp. 375 - 385]에 의하면 핫 캐리어로 인한 불안정성은 짧은 채널 길이와 높은 인가전압에서 기인한 드레인 접합 근처에서의 매우 높은 전계가 그 원인이다.
따라서, 숏채널 효과인 핫 캐리어에 취약한 기존의 트랜지스터 소자 구조를 개선한 LDD 구조가 제안되었다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 트랜지스터의 구조 및 제조방법을 설명하면 다음과 같다.
도 1은 종래의 반도체 소자의 트랜지스터의 구조를 나타낸 구조단면도이고, 도 2a - 도 2d는 종래의 반도체 소자의 트랜지스터의 제조방법을 나타낸 공정단면도이다.
종래의 반도체 소자의 트랜지스터의 구조는 도 1에 도시된 바와 같이 실리콘 기판(11)상에 게이트 절연막(12)이 형성되고, 상기 게이트 절연막(12) 상에 게이트 전극(15)이 형성된다.
그리고 상기 게이트 전극(15)의 양측면에 측벽 스페이서(17)가 형성되고, 상기 게이트 전극(15) 및 측벽 스페이서(17) 양측의 반도체 기판(11)에 LDD 구조를 갖는 소오스/드레인 불순물 확산영역(18)이 형성된다.
상기와 같은 구조를 갖는 종래의 반도체 소자의 트랜지스터의 제조방법은 도 2a에 도시된 바와 같이 반도체 기판(11)위에 게이트 절연막(12) 및 게이트 전극용 다결정 실리콘층(13)을 차례로 형성한다. 이어, 상기 게이트 전극용 다결정 실리콘층(13) 상에 감광막(14)을 도포한 후, 상기 감광막(14)을 노광 및 현상공정으로 패터닝(Patterning)한다.
도 2b에 도시된 바와 같이 상기 패터닝된 감광막(14)을 마스크로 사용하여 상기 게이트 전극용 다결정 실리콘층(13) 및 게이트 절연막(12)을 선택적으로 제거하여 게이트 전극(15)을 형성한다.
그리고 상기 감광막(14)을 제거하고, 상기 게이트 전극(15)을 마스크로 하여 저농도 불순물 이온을 주입을 하여 저농도 불순물 영역(16)을 형성한다.
도 2c에 도시된 바와 같이 전면에 측벽 스페이서용 절연막(도면에 도시하지 않음)을 증착하여 상기 게이트 전극(15) 및 게이트 절연막(12)의 양측면에 남도록 에치백(Etch Back) 공정을 실시하여 측벽 스페이서(17)를 형성한다.
그리고 도 1d에 도시된 바와 같이 상기 측벽 스페이서(17)와 게이트 전극(15)을 마스크로 하여 전면에 고농도 불순물 이온을 주입함으로써 LDD 구조를 갖는 소오스/드레인 불순물 확산영역(18)을 형성한다.
그러나 이와 같은 종래의 반도체 소자의 트랜지스터의 구조 및 제조방법에 있어서 다음과 같은 문제점이 있었다.
즉, 고집적 소자로 갈수록 숏 채널(Short Channel) 형성이 불가피하기 때문에 이로 인하여 펀치쓰로우(Punchthrough)현상에 취약하다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 펀치쓰로우 현상 방지용 절연막을 형성하도록 한 반도체 소자의 트랜지스터의 구조 및 제조방법을 제공하는 데 그 목적이 있다.
도 1은 종래의 반도체 소자의 트랜지스터의 구조를 나타낸 구조단면도
도 2a - 도 2d는 종래의 반도체 소자의 트랜지스터의 제조방법을 나타낸 공장단면도
도 3은 본 발명의 반도체 소자의 트랜지스터의 구조를 나타낸 구조단면도
도 4a - 도 4g는 본 발명의 반도체 소자의 트랜지스터의 제조방법을 나타낸 공정단면도
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 실리콘 기판22 : 트랜치
23 : 제 1 산화막24 : 제 1 질화막
25 : 제 2 감광막26 : 제 2 질화막 측벽
27 : 제 2 산화막28 : 실리콘 에피택셜층
29 : 게이트 절연막30 : 폴리 실리콘층
31 : 제 3 감광막32 : 게이트 전극
33 : LDD 영역34 : 측벽 스페이서
35 : 소오스/드레인 불순물 영역
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 트랜지스터의 구조는 표면으로부터 소정깊이로 트랜치가 형성된 기판; 상기 트랜치가 형성된 부분의 기판상에 일정한 폭으로 형성되는 절연막; 상기 절연막을 포함하고 전면에 형성되는 도전층; 상기 도전층상에 형성되는 게이트 절연막 및 게이트 전극; 상기 게이트 전극 양측의 기판내에 형성하는 소오스/드레인 불순물 영역을 포함하여 구성되며, 상기와 같은 구조를 갖는 본 발명의 반도체 소자의 트랜지스터의 제조방법은 기판내에 소정 깊이로 트랜치를 형성하는 단계; 상기 트랜치 부분에 절연막을 형성하는 단계; 상기 절연막을 포함한 트랜치 내부에 기판의 표면과 동일하게 도전층을 형성하는 단계; 상기 도전층상에 게이트 절연막 및 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측의 기판내에 소오스/드레인 불순물 확산영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 트랜지스터의 구조 및 제조방법을 상세히 설명하면 다음과 같다.
도 3은 본 발명의 반도체 소자의 트랜지스터의 구조를 나타낸 구조단면도이고, 도 4a - 도 4g는 본 발명의 반도체 소자의 트랜지스터의 제조방법을 나타낸 공정단면도이다.
본 발명의 반도체 소자의 트랜지스터의 구조는 도 3에 도시된 바와 같이 실리콘 기판(21)의 표면으로부터 소정깊이로 트랜치(22)가 형성되고, 상기 트랜치(22)상에 소정의 폭을 갖는 제 2 산화막(27)이 형성된다. 이어, 상기 실리콘 기판(21)의 표면과 동일높이로 상기 제 2 산화막(27)을 포함하면서 실리콘 에피택셜층(28)이 형성된다.
그리고 상기 제 2 산화막(27)과 대응하게 상기 실리콘 에피택셜층(28)상에 게이트 절연막(29) 및 게이트 전극(32)이 형성되고, 상기 게이트 전극(32) 및 게이트 절연막(29)의 양측면에 측벽 스페이서(34)가 형성된다.
또한, 상기 게이트 전극(32) 양측의 실리콘 기판(21)에 LDD 구조를 갖는 소오스/드레인 불순물 영역(35)이 형성된다.
상기와 같은 구조를 갖는 본 발명의 반도체 소자의 트랜지스터의 제조방법은 도 4a에 도시된 바와 같이 실리콘 기판(21) 상에 제 1 감광막(도면에 도시하지 않음)을 도포한 후, 사진석판술 및 식각공정으로 상기 실리콘 기판(21)을 선택적으로 표면으로부터 소정 깊이의 트랜치(Trench)(22)를 형성한다.
도 4b에 도시된 바와 같이 상기 트랜치(22)를 포함한 실리콘 기판(21)의 전면에 제 1 산화막(23)과 제 1 전극(24)을 차례로 형성한다. 이어, 상기 제 1 질화막(24) 상에 제 2 감광막(25)을 도포한 후, 노광 및 현상공정으로 패터닝(Patterning) 한다.
도 4c에 도시된 바와 같이 상기 패터닝된 제 2 감광막(25)을 마스크로 하여 상기 제 1 질화막(24)과 제 1 산화막(23)을 선택적으로 제거한다. 이어, 상기 제 2 감광막(25)을 제거하고, 전면에 제 2 질화막을 형성하고, 상기 제 2 질화막을 에치백(Etch Back)공정을 실시하여 상기 트랜치(22)의 양측면과 상기 선택적으로 제거된 제 1 질화막(24) 및 제 1 산화막(23)의 양측면에 제 2 질화막 측벽(26)을 형성한다.
그리고 상기 전면에 산화(Oxidation)를 실시하여 상기 트랜치(22)가 형성된 실리콘기판(21)의 소정부분에 제 2 산화막(27)을 형성한다.
도 4d에 도시된 바와 같이 습식식각(Wet Etch)을 통하여 상기 제 1 질화막(24)과 제 2 질화막 측벽(26)을 제거한다. 이어, 상기 트랜치(22)가 형성된 실리콘 기판(21)의 전면에 에피택셜(Epitaxial)성장에 의해 실리콘 에피택셜층(28)을 형성하고, 상기 실리콘 기판(21)의 표면과 동일높이로 상기 실리콘 에피택셜층(28)을 선택적으로 제거한다.
도 4e에 도시된 바와 같이 상기 제 1 산화막(23)을 제거하고, 전면에 게이트 절연막(29) 및 게이트 전극용 폴리 실리콘층(30)을 형성하고, 상기 폴리 실리콘층(30)상에 제 3 감광막(31)을 도포한 후, 상기 실리콘 기판(21)내에 형성된 제 2 산화막(27)과 대응되도록 상기 제 3 감광막(31)을 노광 및 현상공정으로 패터닝한다.
도 4f에 도시된 바와 같이 상기 패터닝된 제 3 감광막(31)을 마스크로 하여 상기 폴리 실리콘층(30)과 게이트 절연막(29)을 선택적으로 제거하여 게이트 전극(32)을 형성한다. 이어, 상기 게이트 전극(32)을 마스크로 하여 저농도 불순물 이온을 주입하여 양측의 실리콘 기판(21)내에 LDD(Lightly Doped Drain) 영역(33)을 형성한다.
도 4g에 도시된 바와 같이 상기 게이트 전극(32)을 포함한 전면에 절연막을 형성하고, 에치백 공정을 실시하여 게이트 전극(32)의 양측면에 측벽 스페이서(34)를 형성한다. 이어, 상기 게이트 전극(32) 및 측벽 스페이서(34)를 마스크로 하여 고농도 불순물 이온을 주입하여 상기 양측의 실리콘 기판(21)내에 형성된 상기 LDD 영역(33)과 연결되는 소오스/드레인 불순물 영역(35)을 형성한다.
이상에서 설명한 바와 같이 본 발명의 반도체 소자의 트랜지스터의 구조 및 제조방법에 있어서 채널(Channel) 영역 아래에 펀치쓰로우(Punchthrough) 방지용 절연막을 형성함으로써 고집적 디바이스를 형성하더라도 펀치쓰로우를 방지하는 효과가 있다.
Claims (10)
- 표면으로부터 소정깊이로 트랜치가 형성된 기판;상기 트랜치가 형성된 부분의 기판상에 일정한 폭으로 형성되는 절연막;상기 절연막을 포함하고 전면에 형성되는 도전층;상기 도전층상에 형성되는 게이트 절연막 및 게이트 전극;상기 게이트 전극 양측의 기판내에 형성되는 소오스/드레인 불순물 영역을 포함하여 구성됨을 특징으로 하는 반도체 소자의 트랜지스터의 구조.
- 제 1 항에 있어서, 상기 도전층은 실리콘 에피택셜층임을 특징으로 하는 반도체 소자의 트랜지스터의 구조.
- 제 1 항에 있어서, 상기 절연막은 산화막임을 특징으로 하는 반도체 소자의 트랜지스터의 구조.
- 제 1 항에 있어서, 상기 도전층은 기판의 표면과 동일높이로 형성됨을 특징으로 하는 반도체 소자의 트랜지스터의 구조.
- 제 1 항에 있어서, 상기 소오스/드레인 불순물 영역은 LDD 구조로 형성됨을 특징으로 하는 반도체 소자의 트랜지스터의 구조.
- 제 1 항에 있어서, 상기 절연막은 트랜치의 넓이보다 작게 형성됨을 특징으로 하는 반도체 소자의 트랜지스터의 구조.
- 기판내에 소정 깊이로 트랜치를 형성하는 단계;상기 트랜치 부분에 절연막을 형성하는 단계;상기 절연막을 포함한 트랜치 내부에 기판의 표면과 동일하게 도전층을 형성하는 단계;상기 도전층상에 게이트 절연막 및 게이트 전극을 형성하는 단계;상기 게이트 전극 양측의 기판내에 소오스/드레인 불순물 확산영역을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 트랜지스터의 제조방법.
- 제 7 항에 있어서, 상기 절연막을 형성하는 단계는상기 트랜치를 포함한 전면에 제 1, 제 2 절연막을 형성하는 단계;상기 제 1, 제 2 절연막을 상기 트랜치와 대응하도록 선택적으로 제거하는 단계;전면에 제 3 절연막을 형성하는 단계;상기 제 3 절연막 에치백하여 제 3 절연막 측벽을 형성하는 단계;상기 제 2 절연막 및 제 3 절연막 측벽을 마스크로 하여 상기 기판을 산화시키는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 트랜지스터의 제조방법.
- 제 8 항에 있어서, 상기 제 1 절연막은 산화막, 제 2, 제 3 절연막은 질화막으로 형성함을 특징으로 하는 반도체 소자의 트랜지스터의 제조방법.
- 제 7 항에 있어서, 상기 도전층은 에피택셜 성장으로 형성함을 특징으로 하는 반도체 소자의 트랜지스터의 제조방법.
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1996
- 1996-11-08 KR KR1019960052738A patent/KR100198676B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
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| KR100198676B1 (ko) | 1999-06-15 |
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