KR100650626B1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents
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Abstract
반도체 장치 및 그 제조 방법에서, 더미 영역이 워드 라인이 연장되는 제2 방향과 실질적으로 수직하는 제1 방향으로 연장된다. 따라서 더미 영역의 쓰러짐을 효과적으로 방지할 수 있다. 또한, 소자 분리막 패턴은 더미 영역을 제2 방향으로 절단하지 않는다. 따라서 더미 영역으로 삽입되며 보이드를 갖는 하부를 포함하는 게이트 전극을 형성할 때 보이드 이동으로 인한 불량을 줄일 수 있다.
Description
도 1, 2, 4, 6, 8, 10 및 12는 종래의 트랜지스터 형성 방법을 설명하기 위한 정면도들이다.
도 3, 5, 7, 9, 11 및 13은 각각 도 2, 4, 6, 8, 10 및 12의 Ⅰ-Ⅰ＇ 선을 따라 자른 단면도들이다.
도 14는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 정면도이다.
도 15는 도 11의 Ⅰ-Ⅰ' 선을 따라 자른 단면도이다.
도 16은 도 11의 Ⅱ-Ⅱ'를 따라 자른 단면도이다.
도 17, 18, 19, 20, 23, 26, 29, 32 및 35는 본 발명의 일 실시예에 따른 트랜지스터 형성 방법을 설명하기 위한 정면도들이다.
도 21, 24, 27, 30, 33 및 36은 각각 도 20, 23, 26, 29, 32 및 35의 Ⅰ-Ⅰ＇ 선을 따라 자른 단면도들이다.
도 22, 25, 28, 31, 34 및 37은 각각 도 20, 23, 26, 29, 32 및 35의 Ⅱ-Ⅱ' 선을 따라 자른 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
10c : 제1 그루브 20c : 제2 그루브
30c : 제3 그루브 40c : 제4 그루브
50d : 보이드 100 : 반도체 기판
110 : 더미 영역 120 : 액티브 영역
130 : 더미 불순물 영역 140 : 액티브 불순물 영역
200 : 하드 마스크막 패턴 300 : 소자 분리막 패턴
400 : 마스크 구조물 410 : 버퍼막 패턴
420 : 실리콘 질화막 패턴 500 : 실리콘 산화막
510 : 실리콘 산화막 패턴 600 : 게이트 산화막
610 : 게이트 산화막 패턴 700 : 게이트 전극막
710 : 게이트 전극 800 : 게이트 마스크막 패턴
900 : 스페이서
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 스위칭 소자로 사용되는 트랜지스터 및 그 제조 방법에 관한 것이다.
도 1을 참조하면, 반도체 기판(10)의 상부에 더미 영역(11)들 및 액티브 영역(12)들을 형성한다. 더미 영역(11)들은 제1 방향을 따라 배열된다. 그러나 더미 영역(11)들은 제1 방향을 따라 서로 연결되지는 않는다.
이어서 더미 영역(11)들 및 액티브 영역(12)들을 도포하도록 반도체 기판(10) 상에 실리콘 산화막(도시 안됨)을 형성한다. 그 후, 상기 실리콘 산화막 상에 더미 영역(11)들 및 액티브 영역(12)들이 노출될 때까지 평탄화 공정을 수행하여 소자 분리막 패턴(30)을 형성한다.
상기 평탄화 공정을 수행하는 동안 더미 영역(11)들은 액티브 영역(12)들의 리닝을 방지한다. 그러나 더미 영역(11)들의 크기들이 비교적 작은 경우, 더미 영역(11)들이 액티브 영역(12)들과 함께 기울어지는 문제점이 있다.
소자 분리막 패턴(30)은 더미 영역(11)들의 사이에서 제1 방향과 실질적으로 수직하는 제2 방향으로 연장한다. 따라서 더미 영역(11)들은 소자 분리막 패턴(30)에 의해 서로 전기적으로 절연된다.
도 2 및 3을 참조하면, 더미 영역(11)들, 액티브 영역(12)들 및 소자 분리막 패턴(30) 상에 더미 영역(11)들, 액티브 영역(12)들 및 소자 분리막 패턴(30)을 부분적으로 노출시키는 제1 개구(5c)들을 갖는 마스크 구조물(40)을 형성한다. 제1 개구(5c)들 및 마스크 구조물(40)은 제1 방향과 실질적으로 수직인 제2 방향으로 연장한다. 마스크 구조물(40)은 버퍼막 패턴(41) 및 버퍼막 패턴(41) 상에 형성된 실리콘 질화막 패턴(42)을 포함한다.
이어서, 마스크 구조물(40)을 식각 마스크로 사용하여 더미 영역(11)들 및 액티브 영역(12)들을 식각한다. 따라서 액티브 영역(12)들 및 더미 영역(11)들의 상부들에는 제1 그루브(1c)들 및 제2 그루브(도시 안됨)들이 형성된다. 제1 개구(5c)들이 제2 방향으로 연장하기 때문에, 제1 그루브(1c)들 및 상기 제2 그루브들 은 제2 방향으로 연장한다.
상술한 바와 같이 더미 영역(11)들의 사이에는 소자 분리막 패턴(30)이 존재한다. 소자 분리막 패턴(30)은 더미 영역(11)들 및 액티브 영역(12)들을 식각하여 제1 그루브(1c)들 및 상기 제2 그루브들을 형성할 때 거의 식각되지 않는다. 따라서 제1 그루브(1c)를 제1 방향으로 연장하는 Ⅰ-Ⅰ' 선을 따라 자른 단면은 실질적으로 좌우 대칭이 아니다.
도 4 및 5를 참조하면, 마스크 구조물(40), 더미 영역(11)들, 액티브 영역(12)들 및 소자 분리막 패턴(30) 상에 비교적 균일한 두께를 갖는 실리콘 산화막(50)을 형성한다. 따라서 제1 그루브(10c)들 및 상기 제2 그루브들의 내면들은 실리콘 산화막(50)으로 도포된다.
도 6 및 7을 참조하면, 실리콘 산화막(50) 상에 이방성 식각 공정을 수행하여 제1 그루브(10c)들의 저면들, 상기 제2 그루브들의 저면들, 마스크 구조물(40), 소자 분리막 패턴(30) 상에 위치하는 실리콘 산화막(50)의 부분들을 선택적으로 제거한다. 따라서 제1 그루브(1c)들 및 상기 제2 그루브들의 측벽들 상에 실리콘 산화막 패턴(51)이 형성된다.
이어서, 마스크 구조물(40) 및 실리콘 산화막 패턴(51)을 식각 마스크로 사용하여 제1 그루브(1c)들을 통해 노출된 더미 영역(11)들의 부분들 및 상기 제2 그루브들을 통해 노출된 액티브 영역(12)들의 부분들을 등방성으로 식각한다. 따라서 제1 그루브(1c)들의 아래에는 제1 그루브(1c)들과 연통하도록 제2 방향으로 연장하는 제3 그루브(3c)들이 형성된다. 또한 상기 제2 그루브들의 아래에는 제2 그루브 들과 연통하도록 제2 방향으로 연장하는 제4 그루브(도시 안됨)들이 형성된다.
도 7에 도시된 바와 같이, 더미 영역(11)들의 사이에는 소자 분리막 패턴(30)이 형성된다. 따라서 제3 그루브(3c)들이 등방성 식각 공정에 의해서 형성됨에도 불구하고 제3 그루브(3c)들을 제1 방향을 따라 자른 단면은 실질적으로 원들이 아니다. 즉, 제3 그루브(3c)들을 제1 방향을 따라 자른 단면은 좌우 대칭적이지 않다.
도 8 및 9를 참조하면, 마스크 구조물(40) 및 실리콘 산화막 패턴(51)을 제거한다. 이어서 비교적 균일한 두께를 갖고 실리콘 산화물을 포함하는 게이트 산화막(60)이 소자 분리막 패턴(30)에 의해서 노출된 액티브 영역(12)들 및 더미 영역(11)들의 면들 상에 형성된다. 따라서 제1 그루브(1c)들, 상기 제2 그루브들, 제3 그루브(3c)들 및 상기 제4 그루브들의 내면들은 게이트 산화막(60)에 의해서 도포된다.
이어서 게이트 산화막(60) 및 소자 분리막 패턴(30) 상에 게이트 산화막(60)으로 부분적으로 매립된 제1 그루브(1c)들 및 상기 제 2 그루브들을 매립하는 제1 부분(70a)과 게이트 산화막(60)으로 부분적으로 매립된 제3 그루브(3c)들 및 상기 제4 그루브들을 매립하고 보이드(5d)들을 갖는 제2 부분(70b)을 포함하는 게이트 전극막(70)을 형성한다.
상술한 바와 같이, 제3 그루브(3c)들을 제1 방향을 따라 자른 단면들은 실질적으로 원들이 아니다. 따라서 게이트 전극막(70)이 제3 그루브(3c)들을 매립할 때 제2 부분(70b)의 내부에서 발생하는 보이드(5d; void)들은 제2 부분(700b)의 중앙 으로부터 쉽게 이동할 수 있다. 즉, 반도체 장치의 불량을 유발하는 보이드 이동(void migration)이 발생하는 문제점이 있다.
게이트 전극막(70) 상에 게이트 전극막(70)을 부분적으로 노출시키는 제2 개구(6c)들을 갖는 게이트 마스크막 패턴(80)을 형성한다. 제2 개구(6c)들 및 게이트 마스크막 패턴(80)은 제2 방향으로 연장한다. 이 때, 게이트 마스크막 패턴(80)은 워드 라인들과 대응한다.
도 10 및 11을 참조하면, 게이트 마스크막 패턴(80)을 식각 마스크로 사용하여 게이트 전극막(70) 및 게이트 산화막(60)을 순차적으로 식각한다. 따라서, 게이트 전극(71) 및 게이트 산화막 패턴(60)이 형성된다.
도 10에 도시된 바와 같이, 각 액티브 영역(120)들 상에는 두 개의 게이트 전극(71)들이 형성된다. 또한, 도 11에 도시된 바와 같이, 더미 영역(11) 상에도 역시 두 개의 게이트 전극(71)들이 형성된다. 이는 더미 영역(11)들이 서로 이격하기 때문이다.
게이트 마스크막 패턴(80) 및 소자 분리막 패턴(30)을 이온 주입 마스크로 사용하는 이온 주입 공정을 수행하여 더미 영역(11)의 상면부 및 액티브 영역(12)들의 상면부들에 더미 불순물 영역(13)들 및 액티브 불순물 영역(14)들을 각각 형성한다.
도 12 및 13을 참조하면, 더미 불순물 영역(13)들 및 액티브 불순물 영역(14)들, 소자 분리막 패턴(30), 게이트 산화막 패턴(61), 게이트 전극(71) 및 게이트 마스크막 패턴(81)을 도포하도록 절연막(도시 안됨)을 형성한다.
이어서, 상기 절연막을 이방성으로 식각하여 게이트 마스크막 패턴(81), 게이트 전극(71) 및 게이트 산화막 패턴(61)의 측벽들 상에 스페이서들(90)을 형성한다. 따라서, 더미 불순물 영역(13)들, 액티브 불순물 영역(14)들, 게이트 산화막 패턴(61), 게이트 전극(71), 게이트 마스크막 패턴(81) 및 스페이서들(90)을 포함하는 반도체 장치가 형성된다.
상술한 바와 같이, 더미 영역(11)들은 서로 이격한다. 따라서 더미 영역(11)들의 크기들이 비교적 작은 경우, 더미 영역(11)들이 기울어진다는 문제점이 있다.
또한, 더미 영역(11)들의 사이에는 소자 분리막 패턴(30)이 형성되기 때문에 제3 그루브(3c)들이 등방성 식각 공정에 의해서 형성됨에도 불구하고 제3 그루브(3c)들을 제1 방향을 따라 자른 단면은 실질적으로 원들이 아니다. 즉, 제3 그루브(3c)들을 제1 방향을 따라 자른 단면은 좌우 대칭적이 아니다. 따라서 게이트 전극막(70)이 제3 그루브(3c)들을 매립할 때 제2 부분(70b)의 내부에서 발생하는 보이드(5d)들은 제2 부분(70b)의 중앙으로부터 쉽게 이동하여 불량을 유발한다는 문제점이 있다.
본 발명의 제1 목적은 보이드 이동을 억제할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 제2 목적은 상기 반도체 장치를 제조하는 방법을 제공하는 것이다.
상기 제1 목적을 달성하기 위한 본 발명의 일 실시예에 따르면, 반도체 장치는 더미 영역, 액티브 영역들, 소자 분리막 패턴, 게이트 마스크막 패턴, 게이트 전극 및 게이트 산화막 패턴을 포함한다.
상기 더미 패턴은 제1 방향과 실질적으로 수직인 제2 방향으로 연장하는 제1 그루브들 및 상기 제1 그루브들의 아래에서 상기 제1 그루브들과 연통하도록 상기 제2 방향으로 연장하는 제3 그루브들이 형성된 상부를 갖는다. 또한, 불순물들이 도핑된 상면부를 갖는다. 그리고 상기 제1 방향으로 연장한다.
상기 액티브 영역들은 상기 제2 방향으로 연장하는 제2 그루브들 및 상기 제2 그루브들의 아래에서 상기 제2 그루브들과 연통하도록 제2 방향으로 연장하는 제4 그루브들이 형성된 상부를 갖는다. 또한 불순물들이 도핑된 상면부들을 갖는다.
상기 소자 분리막 패턴은 상기 더미 영역과 상기 액티브 영역들 사이 및 상기 액티브 영역들 사이에 형성되어 상기 더미 영역과 상기 액티브 영역들 및 상기 액티브 영역들을 서로 전기적으로 절연시킨다.
상기 게이트 전극은 제1 부분 및 제2 부분을 포함한다. 상기 제1 부분은 상기 소자 분리막 패턴 상에서 상기 제1 및 2 그루브들을 매립하도록 제2 방향으로 연장한다. 상기 제2 부분은 상기 제1 부분과 연결되고 상기 제3 및 4 그루브들을 매립하며 보이드들을 갖는다.
상기 게이트 마스크막 패턴은 상기 게이트 전극 상에 형성된다.
상기 게이트 산화막 패턴은 상기 더미 영역과 상기 게이트 전극과 상기 액티브 영역들 사이 및 상기 게이트 전극과 상기 게이트 전극 사이에 형성된다.
상기 제2 목적을 달성하기 위한 본 발명의 일 실시예에 따르면, 반도체 기판의 상부에 형성된 액티브 영역들 및 제1 방향으로 연장하는 더미 영역의 상부면들을 노출시키는 소자 분리막 패턴을 형성한다.
상기 더미 영역의 상부 및 상기 액티브 영역들의 상부들에 상기 제1 방향과 실질적으로 수직하는 제2 방향으로 연장하는 제1 그루브들 및 상기 제2 방향으로 연장하는 제2 그루브들을 각각 형성한다.
상기 제1 그루브들 및 상기 제2 그루브들의 아래에 상기 제1 그루브들과 연통하도록 상기 제2 방향으로 연장하는 제3 그루브들 및 상기 제2 그루브들과 연통하도록 상기 제2 방향으로 연장하는 제4 그루브들을 각각 형성한다.
상기 소자 분리막 패턴에 의해서 노출된 상기 더미 영역 및 상기 액티브 영역들의 면들 상에 게이트 산화막을 형성한다.
상기 소자 분리막 패턴 및 상기 게이트 산화막 상에 형성되어 상기 게이트 산화막으로 부분적으로 매립된 상기 제1 및 2 그루브들을 매립하는 제1 부분 및 상기 제3 및 3 그루브들을 매립하며 보이드들을 갖는 제2 부분을 포함하는 게이트 전극막을 형성한다.
상기 게이트 전극 막 상에 제2 방향으로 연장하는 마스크막 패턴을 형성한다.
상기 마스크막 패턴을 식각 마스크로 사용하여 상기 게이트 전극막 및 상기 게이트 산화막을 식각하여 게이트 전극 및 게이트 산화막 패턴을 각각 형성한다.
상기 게이트 산화막 패턴에 의해서 노출된 상기 더미 영역들 및 상기 액티브 영역들의 부분들에 불순물들을 도핑한다.
본 발명에 따르면, 더미 영역은 워드 라인과 실질적으로 수직하는 방향으로 연장되는 구조를 갖기 때문에 더미 영역은 쉽게 쓰러지지 않는다.
또한, 더미 영역은 소자 분리막 패턴에 의해서 절단되지 않기 때문에 더미 영역으로 삽입되며 보이드를 갖는 하부를 포함하는 게이트 전극을 형성할 때 보이드 이동으로 인한 불량을 줄일 수 있다.
이하, 본 발명의 실시예들에 따른 반도체 장치 및 그 제조 방법을 첨부된 도면들을 참조하여 상세하게 설명하겠지만, 본 발명이 하기의 실시예들에 의하여 제한되는 것은 아니다. 따라서 해당 분야에서 통상의 지식을 가진 당업자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정하거나 변경할 수 있을 것이다. 첨부된 도면들에서 구성 요소들의 크기는 본 발명을 보다 용이하게 설명하기 위하여 실제보다 확대 또는 축소되었을 수 있다. 제1 구성 요소 "상에" 제2 구성 요소가 형성된다고 언급되는 경우 제2 구성 요소가 제1 구성 요소와 접하면서 제1 구성 요소의 위쪽에 형성됨을 의미할 수도 있지만 제1 구성 요소와 제2 구성 요소 사이에 제3 구성 요소가 개재될 수도 있다.
도 14는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 정면도이다. 도 15는 도 11의 Ⅰ-Ⅰ' 선을 따라 자른 단면도이다. 도 16은 도 11의 Ⅱ-Ⅱ'를 따라 자른 단면도이다.
도 14 내지 도 16을 참조하면, 반도체 장치는 더미 영역(110), 액티브 영역(120)들, 소자 분리막 패턴(300), 게이트 전극(710), 게이트 산화막 패턴(610), 게이트 마스크막 패턴(810) 및 스페이서(900)들을 포함한다.
더미 영역(110)은 제1 방향으로 연장한다. 그리고 더미 영역(110)의 상부에는 제1 방향과 실질적으로 수직하는 제2 방향으로 연장하는 제1 그루브(10c)들 및 제1 그루브(10c)들의 아래에서 제1 그루브(10c)들과 연통하도록 제2 방향으로 연장하는 제3 그루브(30c)들이 형성된다. 제1 그루브(10c)들 및 제3 그루브(30c)들은 이방성 식각 공정 및 등방성 식각 공정에 의해서 각각 형성된다. 그리고 더미 영역(110)의 상면부에는 더미 불순물 영역(130)들이 형성된다.
액티브 영역(120)들의 상부들에는 제2 방향으로 연장하는 제2 그루브(20c)들 및 제2 그루브(20c)들의 아래에서 제2 그루브(20c)들과 연통하도록 제2 방향으로 연장하는 제4 그루브(40c)들이 형성된다. 제2 그루브(20c)들 및 제4 그루브(40c)들은 이방성 식각 공정 및 등방성 식각 공정에 의해서 각각 형성된다. 그리고 액티브 영역(120)들의 상면부들에는 액티브 불순물 영역(140)들이 형성된다.
제1 그루브(10c)들 및 제2 그루브(20c)들은 이방성 식각 공정에 의해서 형성되기 때문에, 제1 그루브(10c)들 및 제2 그루브(20c)들의 측벽들을 실질적으로 수직적이다.
반면에 제3 그루브(30c)들 및 제4 그루브(40c)들은 등방성 식각 공정에 의해서 형성되기 때문에, 제3 그루브(30c)들 및 제4 그루브(40c)들을 제1 방향을 따라 자른 단면들은 실질적으로 원들이다.
여기서 상기 단면은 상기 등방성 식각 공정의 조건들에 의해서 다양하게 변경될 수 있다. 일 예로, 상기 단면은 실질적으로 타원일 수 있다. 다른 예로 상기 단면은 실질적으로 반원일 수 있다.
소자 분리막 패턴(300)은 더미 영역(110)과 액티브 영역(120)들 사이 및 액티브 영역(120)들 사이에 형성되어 더미 영역(110)을 액티브 영역(120)들로부터 전기적으로 절연시키고 액티브 영역(120)들을 서로 전기적으로 절연시킨다.
이 때, 소자 분리막 패턴(300)은 더미 영역(110)을 제2 방향으로 절단하지 않는다. 따라서 더미 영역(110)은 제1 방향으로 연장될 수 있다.
게이트 전극(710)은 제1 부분(710a) 및 제1 부분(710b)을 포함한다. 제1 부분(710a)은 소자 분리막 패턴(300) 상에 제1 및 2 그루브(10c, 20c)들을 매립하도록 제2 방향으로 연장한다. 제1 부분(710b)은 제1 부분(710a)과 연결되어 제3 및 4 그루브(30c, 40c)들을 매립한다. 그리고 제1 부분(710b)은 보이드(50d)들을 갖는다.
상술한 바와 같이, 소자 분리막 패턴(300)은 더미 영역(110)을 제2 방향으로 절단하지 않기 때문에 제3 및 4 그루브(30c, 40c)들은 실질적으로 좌우 대칭이다. 따라서 상기 보이드(50d)들은 제2 부분(710b)의 중앙에 효과적으로 형성될 수 있다.
도 16에 도시된 바와 같이, 각 액티브 영역(120)들 상에는 두 개의 게이트 전극(710)들이 형성된다. 반면에, 도 15에 도시된 바와 같이, 더미 영역(110) 상에는 적어도 세 개의 게이트 전극(710)들이 형성된다. 이는 더미 영역(110)이 제1 방 향으로 연장되기 때문이다.
게이트 산화막 패턴(610)은 게이트 전극(710)과 더미 영역(110)의 사이 및 게이트 전극(710)과 액티브 영역(120)들의 사이에 형성된다.
게이트 마스크막 패턴(810)은 게이트 전극(710) 상에 형성된다. 그리고 스페이서(900)들은 게이트 산화막 패턴(610), 게이트 전극(710) 및 게이트 마스크막 패턴(810)의 측벽들 상에 형성된다.
이하, 도 14 내지 16에 도시된 반도체 장치의 제조 방법에 대해서 설명한다.
도 17, 18, 19, 20, 23, 26, 29, 32 및 35는 본 발명의 일 실시예에 따른 트랜지스터 형성 방법을 설명하기 위한 정면도들이다. 도 21, 24, 27, 30, 33 및 36은 각각 도 20, 23, 26, 29, 32 및 35의 Ⅰ-Ⅰ＇ 선을 따라 자른 단면도들이다. 도 22, 25, 28, 31, 34 및 37은 각각 도 20, 23, 26, 29, 32 및 35의 Ⅱ-Ⅱ' 선을 따라 자른 단면도들이다.
도 17을 참조하면, 반도체 기판(100) 상에 반도체 기판(100)을 부분적으로 노출시키는 하드 마스크막 패턴(200)을 형성한다. 하드 마스크막 패턴(200)은 아래로 더미 영역(110 : 도 15 참조)이 형성될 제1 부분(200a)과 아래로 액티브 영역(120: 도 15 참조)들이 형성될 제2 부분(200b)들을 포함한다. 더미 영역(110)은 Ⅰ-Ⅰ' 선이 연장하는 제1 방향으로 연장한다.
도 18을 참조하면, 하드 마스크막 패턴(200)을 식각 마스크로 사용하여 반도체 기판(100)을 식각한다. 그 후, 하드 마스크막 패턴(200)을 제거한다. 따라서 반 도체 기판(100)의 상부에는 더미 영역(110) 및 액티브 영역(120)들이 형성된다. 더미 영역(110)은 제1 방향으로 연장되는 제1 부분(200a)의 아래에 형성되기 때문에 제1 방향으로 연장한다.
도 19를 참조하면, 더미 영역(110) 및 액티브 영역(120)들을 도포하도록 반도체 기판(100) 상에 실리콘 산화막(도시 안됨)을 형성한다. 이어서, 상기 실리콘 산화막 상에 더미 영역(110) 및 액티브 영역(120)들이 노출될 때까지 평탄화 공정을 수행하여 소자 분리막 패턴(300)을 형성한다.
상기 평탄화 공정을 수행할 때, 더미 영역(110)은 액티브 영역(120)이 쓰러지는 것을 방지한다. 더미 영역(110)은 제1 방향으로 연장되기 때문에 상기 평탄화 공정을 수행 할 때, 쉽게 쓰러지지 않는다.
여기서, 소자 분리막 패턴(300)은 필드 영역에 해당한다. 더미 영역(110)은 제1 방향으로 연장하기 때문에 더미 영역(110)은 소자 분리막 패턴(300)에 의해서 절단되지 않는다.
도 20 내지 22를 참조하면, 더미 영역(110), 액티브 영역(120)들 및 소자 분리막 패턴(300) 상에 더미 영역(110), 액티브 영역(120)들 및 소자 분리막 패턴(300)을 부분적으로 노출시키는 제1 개구(50c)들을 갖는 마스크 구조물(400)을 형성한다. 제1 개구(50c)들 및 마스크 구조물(400)은 제1 방향과 실질적으로 수직인 제2 방향으로 연장한다. 마스크 구조물(400)은 버퍼막 패턴(410) 및 버퍼막 패턴(410) 상에 형성된 실리콘 질화막 패턴(420)을 포함한다. 버퍼막 패턴(410)은 실리콘 산화물을 포함할 수 있다.
이어서, 마스크 구조물(400)을 식각 마스크로 사용하여 더미 영역(110) 및 액티브 영역(120)들을 식각한다. 따라서 액티브 영역(120)들 및 더미 영역(110)의 상부들에는 제1 그루브(10c)들 및 제2 그루브(20c)들이 각각 형성된다. 제1 개구(50c)들이 제2 방향으로 연장하기 때문에, 제1 그루브(10c)들 및 제2 그루브(20c)들은 제2 방향으로 연장한다.
도 23 내지 25를 참조하면, 마스크 구조물(400), 더미 영역(110), 액티브 영역(120)들 및 소자 분리막 패턴(300) 상에 비교적 균일한 두께를 갖는 실리콘 산화막(500)을 형성한다. 따라서 제1 그루브(10c)들 및 제2 그루브(20c)들의 내면들은 실리콘 산화막(500)으로 도포된다. 예를 들어, 실리콘 산화막(500)은 화학 기상 증착(chemical vapor deposition) 공정에 의해서 형성될 수 있다.
도 26 내지 도 28을 참조하면, 실리콘 산화막(500) 상에 이방성 식각 공정을 수행하여 제1 그루브(10c)들의 저면들, 제2 그루브(20c)들의 저면들 및 마스크 구조물(400) 상에 위치하는 실리콘 산화막(500)의 부분들을 선택적으로 제거한다. 따라서 제1 그루브(10c)들 및 제2 그루브(20c)들의 측벽들 상에 실리콘 산화막 패턴(510)이 형성된다.
이어서, 마스크 구조물(400) 및 실리콘 산화막 패턴(510)을 식각 마스크로 사용하여 제1 그루브(10c)들을 통해 노출된 더미 영역(110)의 부분들 및 제2 그루브(20c)들을 통해 노출된 액티브 영역(120)들의 부분들을 등방성으로 식각한다. 따라서 제1 그루브(10c)들의 아래에는 제1 그루브(10c)들과 연통하도록 제2 방향으로 연장하는 제3 그루브(30c)들이 형성된다. 또한 제2 그루브(20c)들의 아래에는 제2 그루브(20c)들과 연통하도록 제2 방향으로 연장하는 제4 그루브(40c)들이 형성된다.
제3 그루브(30c)들 및 제4 그루브(40c)들은 등방성 식각 공정에 의해서 형성되기 때문에 제3 그루브(30c)들 및 제4 그루브(40c)들을 제1 방향을 따라 자른 단면들은 실질적으로 원들이다. 여기서 상기 단면은 상기 등방성 식각 공정의 조건들에 의해서 다양하게 변화될 수 있다. 일 예로, 상기 단면은 타원일 수 있다. 다른 예로, 상기 단면은 반원일 수 있다.
상술한 바와 같이 제4 그루브(40c)들을 제1 방향으로 다른 단면들은 실질적으로 원들이기 때문에, 채널 영역들이 확장된다.
도 27에 도시된 바와 같이, 더미 영역(110)이 소자 분리막 패턴(300)에 의해서 제2 방향으로 절단되지 않기 때문에, 더미 영역(110) 내에서 형성되는 제3 그루브(30c)들의 사이에는 소자 분리막 패턴(300)이 존재하지 않는다. 따라서 제3 그루브(30c)들을 제1 방향을 따라 자른 단면들을 실질적으로 좌우 대칭적이다.
도 29 내지 도 31을 참조하면, 마스크 구조물(400) 및 실리콘 산화막 패턴(510)을 제거한다. 이어서 비교적 균일한 두께를 갖고 실리콘 산화물을 포함하는 게이트 산화막(600)이 소자 분리막 패턴(300)에 의해서 노출된 액티브 영역(120)들 및 더미 영역(110)의 면들 상에 형성된다. 따라서 제1, 2, 3 및 4 그루브(10c, 20c, 30c, 40c)들의 내면들은 게이트 산화막(600)에 의해서 도포된다. 게이트 산화막(600)은 열산화 공정을 통해서 형성될 수 있다.
이어서 게이트 산화막(600) 및 소자 분리막 패턴(300) 상에 게이트 산화막 (600)으로 부분적으로 매립된 제1 및 2 그루브(10, 20)들을 매립하는 제1 부분(700a)과 게이트 산화막(600)으로 부분적으로 매립된 제3 및 4 그루브(30, 40)들을 매립하고 보이드(50d)들을 갖는 제2 부분(700b)을 포함하는 게이트 전극막(700)을 형성한다. 게이트 전극막(700)은 불순물로 도핑된 폴리 실리콘 또는 금속과 같은 도전성 물질을 포함한다.
상술한 바와 같이, 제3 및 4 그루브(30, 40)들을 제1 방향을 따라 자른 단면들은 실질적으로 원들이다. 따라서 게이트 전극막(700)이 제3 및 4 그루브(30, 40)들을 매립할 때 제2 부분(700b)의 내부에는 보이드(50; void)들이 발생한다.
도 27에 도시된 바와 같이, 제3 및 4 그루브(30, 40)들을 제1 방향을 따라 자른 단면들은 실질적으로 좌우 대칭적이기 때문에, 상기 보이드(50d)들이 제2 부분(700b)의 중앙에 효과적으로 형성될 수 있다. 즉, 보이드(50d)들이 제2 부분(700b)의 중앙으로부터 이동하는 것을 방지할 수 있다.
이어서, 게이트 전극막(700) 상에 게이트 전극막(700)을 부분적으로 노출시키는 제2 개구(60c)들을 갖는 게이트 마스크막 패턴(800)을 형성한다. 제2 개구(60c)들 및 게이트 마스크막 패턴(800)은 제2 방향으로 연장한다. 이 때, 게이트 마스크막 패턴(800)은 워드 라인들과 대응한다. 따라서 제2 방향은 워드 라인이 연장하는 방향이다.
도 32 내지 34를 참조하면, 게이트 마스크막 패턴(800)을 식각 마스크로 사용하여 게이트 전극막(700) 및 게이트 산화막(600)을 순차적으로 식각한다. 따라서, 게이트 전극(710) 및 게이트 산화막 패턴(600)이 형성된다.
도 34에 도시된 바와 같이, 각 액티브 영역(120)들 상에는 두 개의 게이트 전극(710)들이 형성된다. 반면에, 도 33에 도시된 바와 같이, 더미 영역(110) 상에는 적어도 세 개의 게이트 전극(710)들이 형성된다. 이는 더미 영역(110)이 제1 방향으로 연장되기 때문이다.
게이트 마스크막 패턴(800) 및 소자 분리막 패턴(300)을 이온 주입 마스크로 사용하는 이온 주입 공정을 수행하여 더미 영역(110)의 상면부 및 액티브 영역(120)들의 상면부들에 더미 불순물 영역(130)들 및 액티브 불순물 영역(140)들을 각각 형성한다.
도 35 내지 37을 참조하면, 더미 불순물 영역(130)들 및 액티브 불순물 영역(140)들, 소자 분리막 패턴(300), 게이트 산화막 패턴(610), 게이트 전극(710) 및 게이트 마스크막 패턴(810)을 도포하도록 절연막(도시 안됨)을 형성한다. 상기 절연막은 실리콘 질화물과 같은 절연 물질을 포함할 수 있다.
이어서, 상기 절연막을 이방성으로 식각하여 게이트 마스크막 패턴(810), 게이트 전극(710) 및 게이트 산화막 패턴(610)의 측벽들 상에 스페이서들(900)을 형성한다. 따라서, 더미 불순물 영역(130)들, 액티브 불순물 영역(140)들, 게이트 산화막 패턴(610), 게이트 전극(710), 게이트 마스크막 패턴(810) 및 스페이서들(900)을 포함하는 반도체 장치가 형성된다.
본 발명에 따르면, 더미 영역은 워드 라인과 실질적으로 수직하는 방향으로 연장되는 구조를 갖기 때문에 더미 영역의 쓰러짐을 효과적으로 방지할 수 있다.
또한, 더미 영역은 소자 분리막 패턴에 의해서 절단되지 않기 때문에 더미 영역으로 삽입되며 보이드를 갖는 하부를 포함하는 게이트 전극을 형성할 때 보이드 이동(void migration)으로 인한 불량을 줄일 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (14)
- 제1 방향과 실질적으로 수직인 제2 방향으로 연장하는 제1 그루브들 및 상기 제1 그루브들의 아래에서 상기 제1 그루브들과 연통하도록 상기 제2 방향으로 연장하는 제3 그루브들이 형성된 상부를 갖고, 불순물들이 도핑된 상면부를 갖고, 상기 제1 방향으로 연장하는 더미 영역;상기 제2 방향으로 연장하는 제2 그루브들 및 상기 제2 그루브들의 아래에서 상기 제2 그루브들과 연통하도록 상기 제2 방향으로 연장하는 제4 그루브들이 형성된 상부를 갖고, 불순물들이 도핑된 상면부들을 갖는 액티브 영역들;상기 더미 영역과 상기 액티브 영역들 사이 및 상기 액티브 영역들 사이에 형성되어 상기 더미 영역과 상기 액티브 영역들 및 상기 액티브 영역들을 서로 전기적으로 절연시키기 위한 소자 분리막 패턴;상기 소자 분리막 패턴 상에서 상기 제1 및 2 그루브들을 매립하도록 제2 방향으로 연장하는 제1 부분 및 상기 제1 부분과 연결되고 상기 제3 및 4 그루브들을 매립하며 보이드들을 갖는 제2 부분을 포함하는 게이트 전극;상기 게이트 전극 상에 형성된 게이트 마스크막 패턴; 및상기 더미 영역과 상기 게이트 전극과 상기 액티브 영역들 사이 및 상기 게이트 전극과 상기 게이트 전극 사이에 형성된 게이트 산화막 패턴을 포함하는 반도체 장치.
- 제 1 항에 있어서, 상기 더미 영역은 상기 소자 분리막 패턴에 의해서 상기 제2 방향으로 절단되지 않는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서, 상기 제3 및 4 그루브들을 실질적으로 좌우 대칭이고, 상기 보이드들은 상기 제2 부분의 중앙에 위치하는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서, 상기 더미 영역 상에 적어도 세 개의 상기 게이트 전극들이 형성되는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 게이트 산화막 패턴, 상기 게이트 전극 및 상기 게이트 마스크막 패턴의 측벽들 상에 형성된 스페이서들을 더 포함하는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서, 상기 제1 및 2 그루브들은 이방성 식각 공정에 의해서 형성되고, 상기 제3 및 4 그루브들은 등방성 식각 공정에 의해서 형성되는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서, 상기 제1 및 2 그루브들의 측벽들은 실질적으로 수직적이고, 상기 제3 및 4 그루부들의 상기 제1 방향을 따라 자른 단면들은 실질적으로 원 들인 것을 특징으로 하는 반도체 장치.
- 반도체 기판의 상부에 형성된 액티브 영역들 및 제1 방향으로 연장하는 더미 영역의 상부면들을 노출시키는 소자 분리막 패턴을 형성하는 단계;상기 더미 영역의 상부 및 상기 액티브 영역들의 상부들에 상기 제1 방향과 실질적으로 수직하는 제2 방향으로 연장하는 제1 그루브들 및 상기 제2 방향으로 연장하는 제2 그루브들을 각각 형성하는 단계;상기 제1 그루브들 및 상기 제2 그루브들의 아래에 상기 제1 그루브들과 연통하도록 상기 제2 방향으로 연장하는 제3 그루브들 및 상기 제2 그루브들과 연통하도록 상기 제2 방향으로 연장하는 제4 그루브들을 각각 형성하는 단계;상기 소자 분리막 패턴에 의해서 노출된 상기 더미 영역 및 상기 액티브 영역들의 면들 상에 게이트 산화막을 형성하는 단계;상기 소자 분리막 패턴 및 상기 게이트 산화막 상에 형성되어 상기 게이트 산화막으로 부분적으로 매립된 상기 제1 및 2 그루브들을 매립하는 제1 부분 및 상기 제3 및 3 그루브들을 매립하며 보이드들을 갖는 제2 부분을 포함하는 게이트 전극막을 형성하는 단계;상기 게이트 전극 막 상에 제2 방향으로 연장하는 마스크막 패턴을 형성하는 단계;상기 마스크막 패턴을 식각 마스크로 사용하여 상기 게이트 전극막 및 상기 게이트 산화막을 식각하여 게이트 전극 및 게이트 산화막 패턴을 각각 형성하는 단 계; 및상기 게이트 산화막 패턴에 의해서 노출된 상기 더미 영역들 및 상기 액티브 영역들의 부분들에 불순물들을 도핑하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 8 항에 있어서, 상기 더미 영역은 상기 소자 분리막 패턴에 의해서 상기 제2 방향으로 절단되지 않는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 8 항에 있어서, 상기 제3 및 4 그루브들을 실질적으로 좌우 대칭이고, 상기 보이드들은 상기 제2 부분의 중앙에 위치하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 8 항에 있어서, 상기 더미 영역 상에 적어도 세 개의 상기 게이트 전극들이 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 8 항에 있어서,상기 게이트 산화막 패턴, 상기 게이트 전극 및 상기 게이트 마스크막 패턴의 측벽들 상에 스페이서들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 8 항에 있어서, 상기 제1 및 2 그루브들을 형성하는 단계는 이방성 식각 공정을 수행하고, 상기 제3 및 4 그루브들을 형성하는 단계를 등방성 식각 공정을 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 8 항에 있어서, 상기 제1 및 2 그루브들의 상기 측벽들은 실질적으로 수직적이고, 상기 제3 및 4 그루부들의 상기 제1 방향을 따라 자른 단면들은 실질적으로 원들인 것을 특징으로 하는 반도체 장치의 제조 방법.
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