JP2005322874A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】トレンチ3を広いトレンチ3aと狭いトレンチ3bで構成し、広いトレンチ3aに半導体素子となる部分を形成し、狭いトレンチ3bにゲート電極の引き出し部を形成することで、広いトレンチ3aの層間絶縁膜8内に形成されるボイドをコンタクト孔9の形成で除去することができる。ボイドが除去されることで素子の信頼性が高まり、プラグ金属導体11の形成歩留りを向上できて製造コストを低減することができる。
【選択図】 図1
Description
図19から図23は、従来のTLPMの構成図であり、図19は要部平面図、図20は図19のD−D線で切断した要部断面図、図21は図19のE−E線で切断した要部断面図、図22は図19のF−F線で切断した要部断面図、図23は図19のX−X線で切断した要部断面図である。図19はTLPMを上部から透視した図であり表面を被覆する層間絶縁膜8は省略されている。また、図20から図22については図23より多少拡大された図となっている。
図24から図30は、図19から図23に示す従来のTLPMの製造方法を工程順に示した要部製造工程断面図である。
この製造工程断面図は、図20に相当する部位の要部断面図であり、トレンチ53の底部がnドレイン領域54となるnチャネル型のTLPMの作製工程である。
まず、図24に示すように、p基板51に選択的にpウェル領域52を形成する。
つぎに、図25に示すように、TLPMを形成する部分に図示しない酸化膜(熱酸化膜、または、堆積酸化膜)をマスクにトレンチ53を形成し、このマスク酸化膜をそのままマスクとしてトレンチ53の底面だけに選択的にnドレイン領域54を形成する。ここで、複数個の機能の異なる素子を形成する場合には、素子間を電気的に分離するためにトレンチ53を形成しないpウェル領域52表面に図示しない選択酸化膜(LOCOS)を形成する。このとき、必要に応じてフィールドイオン注入を行う場合もある。
このとき、図23に相当する部位の要部断面図は、図31に示すように、マスク72を用いて、ゲート電極56をトレンチ53の底部にトレンチ53側壁から1μm程度の距離まで形成する(図31のトレンチ53の右側の部分)。このようにトレンチ53の底部に側壁から1μm程度の位置までゲート電極56を形成するのは、側壁に形成されるゲート電極56とpウェル領域52(トレンチ未形成箇所)上に形成されるゲート電極56がトレンチ53開口上部のエッジ部で切り離されないようにするためである。つまり、トレンチ53の底部の端にゲート電極56が残るようなマスク72を使用する。
つぎに、図28に示すように、ゲート電極56と図示しないプラグ金属導体61の間の層間絶縁膜58となるトレンチ埋め込み酸化膜をCVDにより形成し、化学機械研磨(CMP)により表面を平坦化する。
このとき、図23に相当する部位の要部断面図は、図32に示すように、層間絶縁膜58内に細長いボイド81が発生する。このボイド81はトレンチ53内を層間絶縁膜58で充填するときに形成される。この層間絶縁膜58はトレンチ53の底部と側壁に堆積し、トレンチ53の開口上部付近の側壁の堆積量が底部付近の側壁の堆積量より多くなるために生じる。通常、層間絶縁膜58となるトレンチ埋め込み酸化膜の厚みが1μmを超えると、開口上部付近の側壁の堆積量と底部付近の側壁の堆積量の差が顕著になるため、トレンチ53の開口部の幅、厳密にはトレンチ53側壁に形成されるゲート電極56間の幅が2μmを超えるとボイド81が発生する。従って、トレンチ53側壁のゲート電極56表面から1μmを超えて離れた箇所からボイド81の端部が現れることになる。
このとき、図23に相当する部位の要部断面図は、図33に示すように、トレンチ53の底部と接続し、プラグ金属導体61が充填されるコンタクト孔59と、トレンチ53の底部に形成されたゲート電極56との間隔L4は、例えば30V耐圧の素子においては耐圧(ゲート・ドレイン間の耐圧)を確保するために0.5μm以上離す必要がある。つまり、コンタクト孔59を形成することで、層間絶縁膜58に形成されたボイド81の殆どが除去されるが、図23のゲート配線65が形成される側(図33のトレンチ53の右側)では除去されない。これは、コンタクト孔59とトレンチ53側壁に形成されたゲート電極56との距離L5は1.5μm以上離れ、この箇所のボイド81はコンタクト孔59の形成で除去されず層間絶縁膜58の中に残り空洞81aとなる。
また、空洞81aの箇所にはバリアメタル60が形成されないために、バリアメタル60の形成不良が生じる。そうすると、その後に形成されるプラグ金属導体61がコンタクト孔59を完全に充填できず、図23のようにプラグ金属導体61と層間絶縁膜58にボイド81bが形成される。層間絶縁膜58とプラグ金属導体61に形成されたボイド81bが、金属電極配線の形成工程での熱履歴や素子動作での発熱で膨張し、層間絶縁膜58やプラグ金属導体61にクラックを発生し、素子の信頼性を低下させる。
また、このボイド81bを絶縁膜などで埋めると工数が増大し、製造コストが増大する。
この発明の目的は、前記の課題を解決して、層間絶縁膜内に形成されたボイドをコンタクト孔で完全に除去できる半導体装置およびその製造方法を提供することにある。
また、前記溝の平面形状が、第1箇所とこの第1箇所と接続され前記第1箇所より幅の狭い第2箇所で構成され、第1箇所に前記導体を形成し、前記第2箇所の溝をゲート電極で充填するとよい。
また、前記第2箇所の溝の幅が1μm以下であるとよい。
また、第1導電型の半導体基板の表面層に第1導電型の第1領域を形成する工程と、該第1領域の表面層に溝を形成する工程と、該溝の底部と接し、前記第1領域内に第2導電型の第2領域を形成する工程と、前記溝の側壁と接し前記第1領域の表面層に第2導電型の第3領域を形成する工程と、前記溝の側壁にゲート絶縁膜を介してゲート電極を形成する工程と、前記溝に絶縁膜を埋め込む工程と、該絶縁膜に前記溝の底部と接続する開口部を形成する工程と、該開口部を洗浄する工程と、該開口部内に導体を埋め込む工程とを含む半導体装置の製造方法において、前記開口部を形成する工程は、前記開口部の平面形状を前記絶縁膜を埋め込む工程で埋め込まれた前記絶縁膜の平面形状と略相似形状とし、且つ、前記絶縁膜の幅が1μm以下となるようにするものとする。
さらに、前記開口部を形成する工程は、前記開口部を前記第1箇所に形成することとする。
また、前記溝を形成する工程は、複数の前記第1箇所が前記第2箇所により連結されるように形成することとする。
また、前記ゲート電極を形成する工程は、前記ゲート電極を前記第2箇所から前記半導体基板表面上に延在して形成することとする。
また、ボイドが残留しないため、バリアメタルの成膜に関わる不良を低減し、素子の製造コストを低減できる。
本発明のTLPMは、p基板1の表面層に形成したpウェル領域2と、pウェル領域2に形成したトレンチ3と、トレンチ3の底部に形成したnドレイン領域4と、pウェル領域2の表面層に形成し、トレンチ3の側壁と接するnソース領域7と、トレンチ3の側壁に形成したゲート酸化膜5(このゲート酸化膜5はトレンチ3の底部とnソース領域7の表面にも形成される)と、トレンチ3側壁のゲート酸化膜5上に形成したゲート電極6と、トレンチ3の内部とnソース領域7の表面に形成した層間絶縁膜8と、この層間絶縁膜8とゲート酸化膜5を開口してnドレイン領域4とnソース領域7とゲート電極6に達するコンタクト孔9と、コンタクト孔9の側壁に形成するバリアメタル10と、コンタクト孔9を充填し、nドレイン領域4と接続するプラグ金属導体11と、nソース領域7と接続する導電膜12と、プラグ金属導体11上に形成したドレイン電極配線13と、導電膜12上に形成したソース電極配線14と、トレンチ未形成箇所上のゲート電極6と接続するゲート配線15とを有する。
このように、狭いトレンチ3bがゲート電極6で充填されるため、この箇所では従来のような層間絶縁膜8を埋め込む必要がなく、従って、この狭いトレンチ3b内ではボイドは形成されない。
また、プラグ金属導体11を形成するコンタクト孔9と広いトレンチ3a側壁に形成されたゲート電極6との距離L1は、ゲート配線15が形成される側とこれと対向する側(図5のトレンチ3の左右)で同じにすることができる。このL1を1μm以内とすることで、図5で示すように、層間絶縁膜8に形成された点線で示すボイド31はトレンチ3内の層間絶縁膜8に形成されたコンタクト孔9で完全に除去される。その結果、信頼性が高く、オン抵抗の低い素子を形成することができる。ボイドが完全に除去されるため、バリアメタルの成膜に関わる不良を低減し、素子の歩留りを向上させ、製造コストを低減することができる。
まず、図6に示すように、p基板1に選択的にpウェル領域2を形成する。
つぎに、図7に示すように、TLPMを形成する部分を含めて、図示しない酸化膜(熱酸化膜、または、堆積酸化膜)をマスクにトレンチ3を形成する。このトレンチ3の平面形状は図13に示すようにゲート配線15側で狭く突き出した形状をしており、広いトレンチ3aと狭いトレンチ3bで構成される。前記のマスク酸化膜をそのままマスクとしてトレンチ3の底面だけに選択的に、nドレイン領域4を形成する。広いトレンチ3aにTLPMのチャネル部の殆どが形成される。
つぎに、図8に示すように、表面のダメージを除去するために図示しない犠牲酸化膜を形成し、それを除去した後、ゲート酸化膜5を例えば17nmの厚みで形成する。その後、ポリシリコンのゲート電極6をCVDおよびエッチバックにより形成する。このとき、図5に相当する部位の要部断面図は、図14に示すように、ゲート電極6は、狭いトレンチ3bを埋め尽くす。
つぎに、図9に示すように、トレンチ3の箇所にレジストでマスク21を形成し、このマスク21を用いてn型不純物をイオン注入し、このマスク21を除去した後、熱処理してnソース領域7をpウェル領域2の表面層にトレンチ3の側壁と接するように形成する。このとき、後述の図15に示すように、トレンチ未形成箇所に形成されたゲート電極6もマスクとなり、このゲート電極6下にはnソース領域7は形成されない。
このとき、図5に相当する部位の要部断面図は、図15に示すように、層間絶縁膜8内に細長いボイド31が発生する。しかし、そのボイド31の端部とトレンチ3側壁に形成されたゲート電極6との距離L2は両側で1μmより大きく、ゲート電極6から1μm内の層間絶縁膜8にはボイド31は形成されない。
つぎに、図11に示すようにフォトリソグラフィ工程により広いトレンチ3aの底部およびnソース領域7の表面、ゲート電極6の表面に達するコンタクト孔9を形成する。
このとき、図5に相当する部位の要部断面図は、図16に示すように、広いトレンチ3aに形成したコンタクト孔9でボイド31が完全に除去できるように、広いトレンチ3a側壁のゲート電極6からコンタクト孔9までの距離L1が1μm以内となるように形成する。こうすることで、層間絶縁膜8内に形成されたボイド31は完全にトレンチ3内の層間絶縁膜8に形成されたコンタクト孔9に吸収され除去される。
層間絶縁膜8内のボイド31を完全に除去することで、バリアメタル10を形成する前の洗浄で使用する洗浄液の残留を防止できて、素子の信頼性を高めることができる。
また、ボイド31が形成されないため、層間絶縁膜8にクラックがは発生することはなく、素子の信頼性を高めることができる。
また、プラグ金属導体11内にボイド31が発生しないため、クラックがは発生することはなく、素子の信頼性を高めることができる。
第1〜第4実施例においては、トレンチ3の長手方向の端部に狭いトレンチ3bを形成しゲート電極6を狭いトレンチ3bから引き出す構成であったが、この実施例では、トレンチ3の中間部に狭いトレンチ3bを形成しゲート電極6の引き出しを行っている。
第1〜第4実施例の場合、トレンチ3の長さが長いと、ゲート抵抗の増大によるスイッチング特性の悪化が問題となり得るが、この実施例では、狭いトレンチ3bをトレンチ3の中間部に設けているため、トレンチ3が長くなることによるゲート抵抗の増大を防ぐことができ、良好なスイッチング特性を得ることができる。この実施例では、1つのトレンチ3に狭いトレンチ3bを複数個形成している。このとき、第1〜第4実施例のようにトレンチ3の長手方向の端部にさらに狭いトレンチ3bを設けて、ゲート電極6の引き出しを行いゲート配線15と接続してもよい。
2 pウェル領域
3 トレンチ
3a 広いトレンチ
3b 狭いトレンチ
4 nドレイン領域
5 ゲート酸化膜
6 ゲート電極
7 nソース領域
8 層間絶縁膜
9 コンタクト孔
10 バリアメタル
11 プラグ金属導体
12 導電膜
13 ドレイン電極配線
14 ソース電極配線
15 ゲート配線
21 マスク
31 ボイド
Claims (9)
- 第1導電型の第1領域の表面層に形成した溝と、該溝の底部と接し、前記第1領域内に形成した第2導電型の第2領域と、前記溝の側壁と接し前記第1領域の表面層に形成した第2導電型の第3領域と、該溝の側壁にゲート絶縁膜を介して形成したゲート電極と、前記溝内部に埋め込んだ絶縁膜と、前記溝の底部と接続した開口部と、該開口部内に埋め込んだ導体とを含む半導体装置において、該導体と前記ゲート電極の間の前記絶縁膜の幅が1μm以下であることを特徴とする半導体装置。
- 前記溝の平面形状が、第1箇所とこの第1箇所と接続され前記第1箇所より幅の狭い第2箇所で構成され、第1箇所に前記導体を形成し、前記第2箇所の溝を前記ゲート電極で充填することを特徴とする請求項1に記載の半導体装置。
- 前記第2箇所の溝の幅が1μm以下であることを特徴とする請求項2に記載の半導体装置。
- 第1導電型の半導体基板の表面層に第1導電型の第1領域を形成する工程と、該第1領域の表面層に溝を形成する工程と、該溝の底部と接し、前記第1領域内に第2導電型の第2領域を形成する工程と、前記溝の側壁と接し前記第1領域の表面層に第2導電型の第3領域を形成する工程と、前記溝の側壁にゲート絶縁膜を介してゲート電極を形成する工程と、前記溝にボイドを有する絶縁膜を埋め込む工程と、該絶縁膜に前記溝の底部と接続する開口部を形成する工程と、該開口部内に導体を埋め込む工程とを含む半導体装置の製造方法において、
前記絶縁膜に含まれたボイドを前記開口部を形成する工程により除去することを特徴とする半導体装置の製造方法。 - 第1導電型の半導体基板の表面層に第1導電型の第1領域を形成する工程と、該第1領域の表面層に溝を形成する工程と、該溝の底部と接し、前記第1領域内に第2導電型の第2領域を形成する工程と、前記溝の側壁と接し前記第1領域の表面層に第2導電型の第3領域を形成する工程と、前記溝の側壁にゲート絶縁膜を介してゲート電極を形成する工程と、前記溝に絶縁膜を埋め込む工程と、該絶縁膜に前記溝の底部と接続する開口部を形成する工程と、該開口部内に導体を埋め込む工程とを含む半導体装置の製造方法において、
前記開口部を形成する工程は、前記開口部の平面形状を前記絶縁膜を埋め込む工程で埋め込まれた前記絶縁膜の平面形状と略相似形状とし、且つ、前記絶縁膜の幅が1μm以下となるようにすることを特徴とする半導体装置の製造方法。 - 前記溝を形成する工程は、前記溝の平面形状が、第1箇所とこの第1箇所と接続され前記第1箇所より幅の狭い第2箇所を形成することを特徴とする請求項4または5のいずれか一項に記載の半導体装置の製造方法。
- 前記開口部を形成する工程は、前記開口部を前記第1箇所に形成することを特徴とする請求項6に記載の半導体装置の製造方法。
- 前記溝を形成する工程は、複数の前記第1箇所が前記第2箇所により連結されるように形成することを特徴とする請求項6または7のいずれか一項に記載の半導体装置の製造方法。
- 前記ゲート電極を形成する工程は、前記ゲート電極を前記第2箇所から前記半導体基板表面上に延在して形成することを特徴とする請求項6または7のいずれか一項に記載の半導体装置の製造方法。
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