JP2008147615A - バルブ型リセスゲートを有する半導体素子の製造方法 - Google Patents

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Abstract

【課題】バルブ型リセス内のシームの発生を抑制することによって、素子の特性を改善することのできるバルブ型リセスゲートを有する半導体素子の製造方法を提供すること。
【解決手段】本発明の半導体素子の製造方法は、半導体基板３１にバルブ型リセスを形成するステップと、該バルブ型リセスを含む半導体基板３１の全面にゲート絶縁膜３４を形成するステップと、前記バルブ型リセスのバルブパターンの側壁にパターニングされた第１導電膜３５Ａを形成するステップと、この状態の構造全体の上にパターニングされた第２導電膜を形成するステップとを含む。
【選択図】図３Ｄ

Description

本発明は、半導体素子の製造技術に関し、特に、バルブ型リセスゲート（ｂｕｌｂ ｔｙｐｅ ｒｅｃｅｓｓ ｇａｔｅ）を有する半導体素子の製造方法に関する。
近年、半導体素子の超高集積化傾向に伴い、セルトランジスタのチャネル長を拡張することによって、素子の電気的特性の向上を可能にするバルブ型リセスゲート構造が提案された。以下、図１を参照して、このようなバルブ型リセスゲートを有する半導体素子の製造過程を概略的に説明する。
図１Ａ〜図１Ｄは、従来技術に係るバルブ型リセスゲートを有する半導体素子の製造方法を説明するための断面図である。
図１Ａに示すように、半導体基板１１にアクティブ領域を画定する素子分離構造１２を形成する。
続いて、半導体基板１１のアクティブ領域にバルブ型リセス１３を形成する。より詳しくは、半導体基板１１のアクティブ領域のうち、所定部分をエッチングして垂直な形状を有するネックパターン１３Ａを形成し、そして、ネックパターン１３Ａの側壁にスペーサ絶縁膜（図示せず）を形成した後、このスペーサ絶縁膜をバリアとしてネックパターン１３Ａの下の半導体基板１１を等方性エッチングして球形状を有するバルブパターン１３Ｂを形成する。すなわち、バルブ型リセス１３は、２段階のエッチングにより形成されたネックパターン１３Ａ及びバルブパターン１３Ｂより構成される。
次に、図１Ｂに示すように、素子分離構造１２及びバルブ型リセス１３が形成された半導体基板１１の全面にゲート絶縁膜１４を形成する。
次に、図１Ｃに示すように、ゲート絶縁膜１４上にゲート電極用導電膜としてポリシリコン膜１５を形成する。このとき、リセス１３上部のネックパターン１３Ａの幅が、リセス１３下部のバルブパターン１３Ｂの幅より狭いというバルブ型リセス１３の特性上、ポリシリコン膜１５がバルブパターン１３Ｂを完全に埋め込む前に、ポリシリコン膜１５がネックパターン１３Ａを完全に埋め込むため、バルブパターン１３Ｂ内に符号「Ａ」で示されたポリシリコンシーム（ｓｅａｍ）が発生する。このようなシームＡは、後続の熱処理を経て、バルブパターン１３Ｂ内を移動するようになる。特に、表面エネルギーが低くなる方向へ移動し、結果的に、バルブパターン１３Ｂとゲート絶縁膜１４との境界部分に存在するようになる。このようなシームは、半導体素子を実現する際に、電位降下現象の誘発や、シーム分布の変形などによるトランジスタの誤動作の発生という問題を引き起こす。
次に、図１Ｄに示すように、このようなシームＡを有するポリシリコン膜１５上にゲートハードマスク層を形成し、ゲートハードマスク層及びポリシリコン膜１５を選択的にエッチングし、ゲートハードマスクパターン１６及びパターニングされたポリシリコン膜１５Ａを形成する。これにより、ゲートハードマスクパターン１６及びパターニングされたポリシリコン膜１５Ａを備えるゲートパターンが形成される。ポリシリコン膜１５とゲートハードマスクパターン１６との間には、金属膜又は金属シリサイド膜（図示せず）が介在し得る。
図２Ａ〜図２Ｂは、従来技術に係る半導体素子におけるポリシリコンシームの発生及び移動を説明するための図である。
図２Ａに示すように、バルブ型リセス内にポリシリコンが均一に埋め込まれず、バルブ型リセスのバルブパターン内にポリシリコン膜が埋め込まれていないシームが発生する。これは、上述のように、バルブ型リセスのネックパターンの幅が、バルブパターンの幅より狭いというバルブ型リセスの構造上の特性によるものである。
図２Ｂに示すように、このようなシームは、後続の熱処理を経てバルブパターン内を移動し、特に、バルブパターンの内壁へ移動する。シームの移動は様々な態様を有し得る。
すなわち、従来技術に係るバルブ型リセスゲートの製造において、バルブ型リセス上にゲート電極の形成のためのポリシリコン膜を形成する場合、バルブ型リセスの構造的な特性により、バルブパターン内にシームが発生し、このシームは、後続の熱処理により、移動し、且つ、様々な分布を有するため、トランジスタの誤動作を引き起こすなど、素子の特性に悪影響を及ぼす問題が発生する。
本発明は、上記した従来技術の問題を解決するためになされたものであって、その目的は、バルブ型リセス内のシームの発生を抑制することによって、素子の特性を改善することのできるバルブ型リセスゲートを有する半導体素子の製造方法を提供することにある。
上記の課題を解決するために、本発明の一側面に係るバルブ型リセスゲートを有する半導体素子の製造方法は、半導体基板にバルブ型リセスを形成するステップと、前記バルブ型リセスを含む前記半導体基板の全面にゲート絶縁膜を形成するステップと、前記バルブ型リセスのバルブパターンの側壁にパターニングされた第１導電膜を形成するステップと、パターニングされた前記第１導電膜を含む前記半導体基板上にパターニングされた第２導電膜を形成するステップとを含むことを特徴とする。
また、本発明の別の側面に係るバルブ型リセスゲートを有する半導体素子の製造方法は、半導体基板にバルブ型リセスを形成するステップと、前記バルブ型リセスを備える前記半導体基板の全面にゲート絶縁膜を形成するステップと、前記ゲート絶縁膜上に第１導電膜を形成するステップと、前記ゲート絶縁膜が露出するまで前記第１導電膜をエッチバックするステップと、前記第１導電膜及び露出した前記ゲート絶縁膜上に第２導電膜を形成するステップと、前記第２導電膜上にゲートハードマスクパターンを形成するステップと、前記第２導電膜をエッチングしてパターニングされた第２導電膜を形成するステップとを含むことを特徴とする。
本発明のバルブ型リセスゲートを有する半導体素子の製造方法によれば、バルブ型リセス内に導電膜を埋め込む場合、２段階にわたって導電膜を埋め込むことによってバルブ型リセス内にシームが発生することを抑制し、素子の特性を改善することができるという効果がある。
以下、本発明の最も好ましい実施の形態を添付した図面を参照しながら説明する。
図３Ａ〜図３Ｆは、本発明の一実施の形態に係るバルブ型リセスゲートを有する半導体素子の製造方法を説明するための図であり、各製造段階における半導体素子の構造を示す断面図である。
まず、図３Ａに示すように、半導体基板３１にアクティブ領域を画定する素子分離構造３２を形成する。素子分離構造３２は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法によって形成することができる。
続いて、半導体基板３１にバルブ型リセス３３を形成する。より詳しくは、半導体基板３１のアクティブ領域のうち、所定部分をエッチングして垂直な形状を有するネックパターン３３Ａを形成し、ネックパターン３３Ａの側壁にスペーサ絶縁膜（図示せず）を形成した後、このスペーサ絶縁膜をバリアとして用い、ネックパターン３３Ａの下の半導体基板３１を等方性エッチングして球形状を有するバルブパターン３３Ｂを形成する。これにより、ネックパターン３３Ａ及びバルブパターン３３Ｂから構成されたバルブ型リセス３３が形成される。
次に、図３Ｂに示すように、バルブ型リセス３３を含む半導体基板３１の全面にゲート絶縁膜３４を形成する。ゲート絶縁膜３４は、酸化膜として形成され得る。
次に、図３Ｃに示すように、ゲート絶縁膜３４上にゲート電極形成のための第１導電膜３５、例えば、ポリシリコン膜を形成する。このとき、ネックパターン３３Ａの幅がバルブパターン３３Ｂの幅より狭いというバルブ型リセス３３の特性上、バルブパターン３３Ｂ内には第１導電膜３５が埋め込まれないシーム（符号「Ｂ」）が発生する。第１導電膜３５は、単一タイプの蒸着装置を用いて形成することができる。
次に、図３Ｄに示すように、ゲート絶縁膜３４が露出するまで第１導電膜３５に対してエッチバックを行い、バルブパターン３３Ｂの側壁にのみ第１導電膜３５が残留するようにする。（バルブパターン３３Ｂの側壁に残留する第１導電膜３５が符号「３５Ａ」として示されている。）それに伴い、バルブ型リセス３３の側壁の形状は、実質的に垂直な形状に近い形に変更されるため、後続の工程でポリシリコンを埋め込む場合にシームは発生しない。第１導電膜３５に対するエッチバックは、ゲート絶縁膜３４と第１導電膜３５との選択比を高めることのできるＨＢｒ、Ｃｌ２及びＯ２の混合ガスを用いて行うことが好ましい。また、エッチング条件として約１．３３Ｐａ〜９．３３Ｐａ（１０ｍＴｏｒｒ〜７０ｍＴｏｒｒ）の範囲の圧力及び約１００Ｗ〜４００Ｗの範囲のバイアスパワーを印加することが好ましい。
次に、図３Ｅに示すように、露出したゲート絶縁膜３４を含む構造全体の上にゲート電極形成のための導電膜として第２導電膜３６、例えば、ポリシリコン膜を形成する。上述のように、第１導電膜３５をエッチバックすることによってバルブ型リセス３３の側壁の形状が垂直な形状に近い形に変更されるため、第２導電膜３６は、シームを発生させることなくバルブ型リセス３３を埋め込むことができる。第２導電膜３６は、炉タイプ（ｆｕｒｎａｃｅ ｔｙｐｅ）の蒸着装置を用いて形成することができる。
次に、図３Ｆに示すように、第２導電膜３６上にゲートハードマスク層を形成する。ゲートハードマスク層及び第２導電膜３６を選択的にエッチングしてゲートハードマスクパターン３７及びパターニングされた第２導電膜３６Ａを形成する。これにより、ゲートハードマスクパターン３７及びパターニングされた第２導電膜３６Ａを備えたゲートパターンが形成される。パターニングされた第２導電膜３６Ａとゲートハードマスクパターン３７との間には、金属膜又は金属シリサイド膜（図示せず）が介在し得る。
上述の本発明によるバルブ型リセスゲートを有する半導体素子の製造方法は、バルブ型リセス内に導電膜を埋め込む場合、２段階にわたって導電膜を埋め込むことによってバルブ型リセス内にシームが発生することを抑制し、素子の特性を改善することができるという効果がある。
尚、本発明は、上記した実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
従来技術に係る半導体素子の製造方法を説明するための断面図である。 従来技術に係る半導体素子の製造方法を説明するための断面図である。 従来技術に係る半導体素子の製造方法を説明するための断面図である。 従来技術に係る半導体素子の製造方法を説明するための断面図である。 従来技術に係る半導体素子において、ポリシリコンシームの発生及び移動を示す図である。 従来技術に係る半導体素子において、ポリシリコンシームの発生及び移動を示す図である。 本発明の実施の形態に係る半導体素子の製造方法を説明するための図であり、各製造段階における半導体素子の構造を示す断面図である。 本発明の実施の形態に係る半導体素子の製造方法を説明するための図であり、各製造段階における半導体素子の構造を示す断面図である。 本発明の実施の形態に係る半導体素子の製造方法を説明するための図であり、各製造段階における半導体素子の構造を示す断面図である。 本発明の実施の形態に係る半導体素子の製造方法を説明するための図であり、各製造段階における半導体素子の構造を示す断面図である。 本発明の実施の形態に係る半導体素子の製造方法を説明するための図であり、各製造段階における半導体素子の構造を示す断面図である。 本発明の実施の形態に係る半導体素子の製造方法を説明するための図であり、各製造段階における半導体素子の構造を示す断面図である。
符号の説明
３１ 半導体基板
３２ 素子分離構造
３３ バルブ型リセス
３４ ゲート絶縁膜
３５ 第１導電膜（ポリシリコン膜）
３６ 第２導電膜（ポリシリコン膜）
３７ ゲートハードマスクパターン

Claims (19)

  1. 半導体基板にバルブ型リセスを形成するステップと、
    前記バルブ型リセスを含む前記半導体基板の全面にゲート絶縁膜を形成するステップと、
    前記バルブ型リセスのバルブパターンの側壁にパターニングされた第１導電膜を形成するステップと、
    パターニングされた前記第１導電膜を含む前記半導体基板上にパターニングされた第２導電膜を形成するステップと、を含むことを特徴とする半導体素子の製造方法。
  2. 前記第１導電膜を形成する前記ステップが、
    前記ゲート絶縁膜上に前記第１導電膜を形成するステップと、
    前記ゲート絶縁膜が露出するまで前記第１導電膜をエッチバックするステップと、を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  3. パターニングされた前記第１導電膜及び第２導電膜が、ポリシリコン膜であることを特徴とする請求項１に記載の半導体素子の製造方法。
  4. 前記第１導電膜のエッチバックが、
    ＨＢｒ、Ｃｌ２及びＯ２の混合ガスを用いて行われることを特徴とする請求項２に記載の半導体素子の製造方法。
  5. 前記第１導電膜のエッチバックが、
    １．３３Ｐａ〜 ９．３３Ｐａ（１０ｍＴｏｒｒ〜７０ｍＴｏｒｒ）の範囲の圧力及び１００Ｗ〜４００Ｗの範囲のバイアスパワーを印加する条件下で行われることを特徴とする請求項４に記載の半導体素子の製造方法。
  6. パターニングされた前記第１導電膜が、単一タイプの蒸着装置で形成されることを特徴とする請求項３に記載の半導体素子の製造方法。
  7. パターニングされた前記第２導電膜が、炉タイプの蒸着装置で形成されることを特徴とする請求項３に記載の半導体素子の製造方法。
  8. 半導体基板にバルブ型リセスを形成するステップと、
    前記バルブ型リセスを備える前記半導体基板の全面にゲート絶縁膜を形成するステップと、
    前記ゲート絶縁膜上に第１導電膜を形成するステップと、
    前記ゲート絶縁膜が露出するまで前記第１導電膜をエッチバックするステップと、
    前記第１導電膜及び露出した前記ゲート絶縁膜上に第２導電膜を形成するステップと、
    前記第２導電膜上にゲートハードマスクパターンを形成するステップと、
    前記第２導電膜をエッチングしてパターニングされた第２導電膜を形成するステップと、を含むことを特徴とする半導体素子の製造方法。
  9. 前記半導体基板にバルブ型リセスを形成する前記ステップが、
    前記半導体基板のアクティブ領域の所定領域をエッチングして垂直な形状を有するネックパターンを形成するステップと、
    前記ネックパターンの側壁上にスペーサ絶縁膜を形成するステップと、を含むことを特徴とする請求項８に記載の半導体素子の製造方法。
  10. 前記スペーサ絶縁膜をバリアとして使用し、前記ネックパターンの下の前記半導体基板を等方性エッチングして球形状を有するバルブパターンを形成するステップを更に含み、
    前記バルブ型リセスが、ネックパターン及びバルブパターンを含むことを特徴とする請求項９に記載の半導体素子の製造方法。
  11. 前記ゲート絶縁膜が、酸化物で形成されることを特徴とする請求項８に記載の半導体素子の製造方法。
  12. 前記第１導電膜及び前記第２導電膜が、ゲート電極を形成することを特徴とする請求項８に記載の半導体素子の製造方法。
  13. 前記第１導電膜及び前記第２導電膜が、ポリシリコン膜で形成されることを特徴とする請求項８に記載の半導体素子の製造方法。
  14. 前記第１導電膜が、単一タイプの蒸着装置で形成されることを特徴とする請求項８に記載の半導体素子の製造方法。
  15. 前記第１導電膜のエッチバックが、
    前記第１導電膜が前記バルブパターンの側壁に残留し、前記バルブ型リセスが実質的に垂直な形状を有するように行われることを特徴とする請求項１０に記載の半導体素子の製造方法。
  16. 前記第１導電膜のエッチバックが、
    ＨＢｒ、Ｃｌ２及びＯ２の混合ガスを用い、１．３３Ｐａ〜 ９．３３Ｐａ（１０ｍＴｏｒｒ〜７０ｍＴｏｒｒ）の範囲の圧力及び１００Ｗ〜４００Ｗの範囲のバイアスパワーを印加する条件下で行われることを特徴とする請求項８に記載の半導体素子の製造方法。
  17. 前記第２導電膜が、炉タイプの蒸着装置で形成されることを特徴とする請求項８に記載の半導体素子の製造方法。
  18. 前記ゲートハードマスクパターン及びパターニングされた前記第２導電膜が、ゲートパターンを形成することを特徴とする請求項８に記載の半導体素子の製造方法。
  19. パターニングされた前記第２導電膜及び前記ゲートハードマスクパターンの間に金属膜又は金属シリサイド膜を形成するステップを更に含むことを特徴とする請求項８に記載の半導体素子の製造方法。
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