JPH11297811A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH11297811A
JPH11297811A JP10301037A JP30103798A JPH11297811A JP H11297811 A JPH11297811 A JP H11297811A JP 10301037 A JP10301037 A JP 10301037A JP 30103798 A JP30103798 A JP 30103798A JP H11297811 A JPH11297811 A JP H11297811A
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trench
film
insulating film
teos
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JP10301037A
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Hiroyuki Akatsu
浩之 赤津
Soichi Nadahara
壮一 灘原
Takashi Nakao
隆 中尾
Kiyoko Yoshida
聖子 吉田
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Toshiba Corp
International Business Machines Corp
Original Assignee
Toshiba Corp
International Business Machines Corp
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    • H01L21/31612—Deposition of SiO2 on a silicon body

Abstract

(57)【要約】 【課題】トレンチ内に絶縁膜を埋め込む際に、トレンチ
内の絶縁膜に継ぎ目や空孔が発生しないようにする。 【解決手段】トレンチ１５を形成し、このトレンチ内に
１回目のＴＥＯＳ膜１８を堆積し、ウエットエッチング
法により１回目のＴＥＯＳ膜１８をエッチバックした後
に、トレンチ１５内に２回目のＴＥＯＳ膜２１を堆積す
ることを特徴としている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明はトレンチによる素
子分離を行う半導体装置の製造方法に係り、特にトレン
チ内部に継ぎ目のない絶縁膜を形成するような半導体装
置の製造方法に関する。
【０００２】
【従来の技術】半導体記憶装置の一種であるＤＲＡＭの
メモリセルはキャパシタとトランスファゲートとから構
成されている。各メモリセルはＳＴＩ（Shallow Trench
Isolation）と称される、絶縁膜で埋められた浅いトレ
ンチ（Shallow Trench、以下、シャロートレンチと称す
る）を持つ構造によって互いに分離されている。
【０００３】このＤＲＡＭにおいて、素子の集積度がそ
れ程高くなく、シャロートレンチの間口が比較的狭くな
い場合にはトレンチ内部を絶縁膜で完全に埋め込むこと
ができた。
【０００４】しかし、素子の微細化が進む現在、シャロ
ートレンチの間口が小さくなり、トレンチ内部を絶縁膜
で完全に埋め込むことが困難になってきた。
【０００５】図２４は従来方法によってシャロートレン
チ内部を絶縁膜で埋め込んだ後の状態を示す断面図であ
る。Ｓｉ半導体基板８１上にパッド酸化膜８２が形成さ
れ、さらにその上にパッド窒化膜８３が形成される。素
子分離領域に対応した位置に窓が設けられた図示しない
マスクが上記パッド窒化膜８３上に形成され、このマス
クを用いたＲＩＥにより基板８１にシャロートレンチ８
４が形成される。
【０００６】その後、このシャロートレンチ８４の内壁
に、ＲＩＥによるダメージを除去するためのＳＴＩ酸化
膜８５が形成され、さらにシャロートレンチ内壁を保護
するために全面にライナー窒化膜８６が形成される。続
いてＴＥＯＳ（Tetraethyl orthosilicate）を堆積して
シャロートレンチ８４を絶縁膜８７で埋める。
【０００７】ＴＥＯＳの堆積時に、シャロートレンチ８
４の間口が小さいと、絶縁膜８７の界面にシーム（継ぎ
目）８８や内部に空孔８９が形成されてしまう。このよ
うなシームや空孔が存在すると、この後に行われるフッ
酸やフッ化アンモニウム等のウエットエッチングプロセ
スにおいて、シーム領域からエッチングが進行したり、
エッチングにより空孔が露出し、形状異常が引き起こさ
れたり、表面の平坦性が悪化する原因となる。
【０００８】また、これらは引き続くポリシリコン等の
堆積により埋められ、埋め込まれたポリシリコン等はそ
の後のＣＭＰやＲＩＥプロセスでも除去されずに残り、
ゲート電極どおしの電気的短絡を引き起こし、素子の歩
留まりを低下させる。
【０００９】米国特許公報第４，７１４，５２０号に
は、トレンチ内を絶縁膜で埋める際に上記のようなシー
ムや空孔が発生しないようにするために、絶縁膜を２回
に分けて行う方法が開示されている。
【００１０】この方法は、まず、図２５（ａ）に示すよ
うに、１回目の絶縁膜９１の堆積はトレンチ９２の深さ
の３乃至５割の厚さで行い、その後、図２５（ｂ）に示
すように、１回目の絶縁膜９１の厚さが元の５乃至８割
となるまでエッチングし、次に図２５（ｃ）に示すよう
に２回目の絶縁膜を堆積してトレンチを絶縁膜９３で埋
めるものである。
【００１１】しかし、上記公報に開示されている方法
は、１回目の絶縁膜堆積後のエッチングをＨＣｌ等のエ
ッチングガスを用いたドライエッチングで行っている。
このため、エッチング後に残った１回目の絶縁膜は、図
２５（ｂ）に示すようにトレンチ９２の内壁をほぼ一様
の厚さで覆うような形状となり、実質的にトレンチ９２
の間口を小さくしてしまう。従って、この状態で２回目
の絶縁膜の堆積を行っても、実際には図２５（ｃ）に示
されるようにはトレンチを完全に埋めることはできな
い。
【００１２】
【発明が解決しようとする課題】このように従来では、
トレンチ内部に絶縁膜を堆積して素子分離を行う際に、
継ぎ目や空孔が発生しないように絶縁膜を埋め込むこと
ができないという問題がある。
【００１３】この発明は上記のような事情を考慮してな
されたものであり、その目的は、トレンチ内に絶縁膜を
埋め込んで素子分離を行う際に、トレンチ内に埋め込ま
れる絶縁膜に継ぎ目や空孔が発生しないようにすること
ができ、もって素子の歩留まり向上を図ることができる
半導体装置の製造方法を提供することにある。
【００１４】またこの発明の他の目的は、素子分離用の
トレンチ内に埋め込まれる絶縁膜に継ぎ目や空孔が発生
しないようにすることにより、ゲート電極どおしの電気
的短絡を引き起こすことがなく、素子の歩留まりの低下
を防止することができる半導体記憶装置の製造方法を提
供することにある。
【００１５】
【課題を解決するための手段】この発明の半導体装置の
製造方法は、半導体基板にトレンチを形成する工程と、
上記トレンチ内に絶縁膜を堆積する工程と、ウエットエ
ッチング法により上記絶縁膜をエッチバックする工程
と、上記トレンチ内に上記絶縁膜と同一材料からなる絶
縁膜を堆積する工程とを具備している。
【００１６】この発明の半導体記憶装置の製造方法は、
半導体基板に第１のトレンチを形成してトレンチ型キャ
パシタを形成する工程と、上記半導体基板に上記第１の
トレンチよりも浅い素子分離用の第２のトレンチを形成
する工程と、上記第２のトレンチ内を含む全面に上記第
２のトレンチを埋め込まないように絶縁膜を堆積する工
程と、ウエットエッチング法により上記絶縁膜をエッチ
バックする工程と、全面に上記絶縁膜と同一材料からな
る絶縁膜を堆積して上記第２のトレンチを完全に埋める
工程と、上記トレンチ型キャパシタに接続されたトラン
スファゲートを形成する工程とを具備している。
【００１７】
【発明の実施の形態】以下図面を参照してこの発明を実
施の形態により説明する。
【００１８】図１ないし図５はこの発明に係る半導体装
置の製造方法による実施の形態を工程順に示す断面図で
ある。この実施の形態は、ＳＴＩの形成にこの発明を適
用したものであり、まず、図１に示すように、単結晶Ｓ
ｉ半導体基板１１上の全面にパッド酸化膜（ＳｉＯ2 ）
１２及びパッド窒化膜（Ｓｉ3 Ｎ4 ）１３を堆積した
後、ＳＴＩ領域の形成位置に開口部を有するようにパタ
ーニングされたフォトレジスト膜１４を形成する。
【００１９】次に、図２に示すように、上記フォトレジ
スト膜１４をマスクに用いたＲＩＥにより、上記基板１
１をその表面から２５０ｎｍ程度エッチングして浅いト
レンチ１５を形成し、続いてエッチングで用いられたフ
ォトレジスト膜１４をアッシングにより除去した後、Ｒ
ＩＥによるダメージを除去するために、ドライ酸化雰囲
気で１０００℃の酸化を行って、１０ｎｍの膜厚の酸化
膜（ＳｉＯ2 ）１６を形成する。さらにトレンチ内壁を
保護するために、ＬＰ−ＣＶＤより全面に８ｎｍ程度の
膜厚のライナー窒化膜（Ｓｉ3 Ｎ4 ）１７を堆積する。
なお、このライナー窒化膜１７は必ずしも形成する必要
はない。
【００２０】次に、図３に示すように、ＣＶＤ法により
全面に約６００ｎｍの膜厚のＴＥＯＳ膜１８を堆積して
上記トレンチ１５を埋める。このＴＥＯＳの堆積時に、
トレンチ１５の間口やアスペクト比が小さいと、前記の
ようにＴＥＯＳ膜１８の界面にシーム（継ぎ目）１９や
内部に空孔２０が形成される。
【００２１】次に、図４に示すように、フッ酸溶液によ
るウエットエッチングにより、上記基板１１のほぼ平坦
面の位置まで上記ＴＥＯＳ膜１８をエッチバックして、
上記シーム１９及び空孔２０を露出させる。このときの
エッチング条件として、トレンチ１５の底部に比べてト
レンチ１５の上部でＴＥＯＳ膜１８のエッチングレート
が大きくなるようにするが、フッ酸溶液によるウエット
エッチングを行うことにより、このような条件が満たさ
れる。このエッチバックにより、上記トレンチ１５内部
では、１回目に堆積したＴＥＯＳ膜１８が底部コーナー
部に多く残り、側壁にはテーパー形状が形成される。
【００２２】次に、図５に示すように、ＣＶＤ法により
全面に２回目のＴＥＯＳ膜２１を堆積して上記トレンチ
１５を完全に埋める。この２回目のＴＥＯＳ膜２１の堆
積により、先のようなシームや空孔の形成が起こらない
ＴＥＯＳ膜の埋め込みが実現される。これ以降は通常の
平坦化プロセス、ゲート形成工程へと引き継がれる。
【００２３】次に上記図１ないし図５に示すようなＳＴ
Ｉの形成工程を含むＤＲＡＭの製造方法について、図６
ないし図２３を参照して説明する。
【００２４】まず、図６に示すように、Ｐ型単結晶Ｓｉ
半導体基板３１の表面を熱酸化し、バッファ酸化膜３２
を形成する。次に、バッファ酸化膜３２を介して、基板
３１の表面から基板３１の深い位置に向かってＮ型不純
物イオンをイオン注入し、Ｎ型ウエル（以下、埋め込み
ウエルと称する）３３を形成する。この埋め込みウエル
３３は、図示しない箇所に形成される引き出し用ウエル
を介して基板３１の表面に引き出される。次に、バッフ
ァ酸化膜３２の上にシリコン窒化膜３４を形成する。次
に、このシリコン窒化膜３４上にシリコン酸化膜３５を
堆積し、続いてシリコン酸化膜３５上にフォトレジスト
膜３６を形成する。次に、フォトレジスト膜３６に対し
て選択露光を行い、続いて現像処理を施して、セルキャ
パシタを形成する位置に対応した箇所のフォトレジスト
膜３６に窓を形成する。次に、フォトレジスト膜３６を
マスクに用いて、バッファ酸化膜３２、シリコン窒化膜
３４及びシリコン酸化膜３５からなる積層膜３７を選択
的にエッチングし、セルキャパシタ用の深いトレンチを
形成するための窓３８を形成する。
【００２５】次に、図７に示すように、フォトレジスト
膜３６を除去した後、上記積層膜３７をマスクに用いて
基板３１をＲＩＥにより選択的にエッチングし、深いト
レンチ（以下、ディープトレンチと称する）３９を形成
する。
【００２６】次に、図８に示すように、ディープトレン
チ３９の側壁にキャパシタ用の誘電体膜４０を形成す
る。この誘電体膜４０として、例えばシリコン窒化膜と
酸化膜の２層膜からなるいわゆるＯＮ膜が使用される。
次に全面にＮ型不純物がドープされたポリシリコンを堆
積した後にこのポリシリコンをエッチバックして、ディ
ープトレンチ３９の深い部分、すなわち、埋め込みウエ
ル３３の付近にポリシリコン膜４１を残す。
【００２７】次に、図９に示すように、ディープトレン
チ３９の上部の側壁に露出している誘電体膜４０をウエ
ットエッチングにより除去し、続いてシリコン酸化膜を
堆積し、このシリコン酸化膜をＲＩＥによりエッチング
してディープトレンチ３９の上部側壁にカラーオキサイ
ドと称されるシリコン酸化膜４２を形成する。
【００２８】なお、上記積層膜３７は、ここまでの工程
で少しずつエッチングされ、その厚みが減少する。例え
ば、図９では最上層部のシリコン酸化膜３５がなくな
り、シリコン窒化膜３４が露出した状態を示している。
【００２９】次に、図１０に示すように、Ｎ型不純物が
ドープされたポリシリコンを全面に堆積し、これをエッ
チバックして、ポリシリコン膜４３をディープトレンチ
３９の中程の部分に形成する。
【００３０】次に、図１１に示すように、ディープトレ
ンチ３９の上部の側壁に露出しているシリコン酸化膜
（カラーオキサイド）４２を除去する。これにより、デ
ィープトレンチ３９の間口付近の側壁に基板３１の露出
面４４が形成される。
【００３１】次に、図１２に示すように、Ｎ型不純物を
含むポリシリコンを堆積を全面に堆積し、この堆積され
たポリシリコンをエッチバックして、ディープトレンチ
３９の間口付近の内部にポリシリコン膜４５を形成す
る。続いてポリシリコン膜４５の露出面を熱酸化し、シ
リコン酸化膜４６を形成した後、ポリシリコン膜４５か
ら露出面４４を介して基板３１にＮ型不純物を拡散させ
て、基板３１の表面付近にＮ型拡散領域（埋め込みスト
ラップ、以下ベリードストラップと称する）４７を形成
する。
【００３２】次に、図１３に示すように、上記ディープ
トレンチ３９の上部の一部を含む領域（素子分離領域に
対応）が露出するような開口を持つ形状のフォトレジス
ト膜４８を形成する。
【００３３】次に、図１４に示すように、上記フォトレ
ジスト膜４８をマスクに用いて、前記積層膜３７、シリ
コン酸化膜４６、ポリシリコン膜４５、ポリシリコン膜
４３、カラーオキサイド４２及び基板３１をＲＩＥによ
り選択的にエッチングしてシャロートレンチ４９を形成
する。このシャロートレンチ４９の深さは、底部がベリ
ードストラップ４７の最深部と、埋め込みウエル３３の
最浅部との間の基板３１に止どまる程度であり、例えば
前記図２で説明したように基板３１の表面から２５０ｎ
ｍ程度である。続いて、上記フォトレジスト膜４８を全
面除去する。
【００３４】次に、図１５に示すように、上記フォトレ
ジスト膜４８をアッシングにより除去した後、ＲＩＥに
よるダメージを除去するために、ドライ酸化雰囲気で１
０００℃の酸化を行って、１０ｎｍの膜厚のシリコン酸
化膜（ＳＴＩ酸化膜）５０を形成する。さらにトレンチ
内壁を保護するために、ＬＰ−ＣＶＤより全面に８ｎｍ
程度の膜厚のシリコン窒化膜（ライナー窒化膜）５１を
形成する。
【００３５】次に、図１６に示すように、ＣＶＤ法によ
り全面に１回目のＴＥＯＳを約６００ｎｍの膜厚で堆積
した後に、フッ酸溶液によるウエットエッチングにより
基板３１のほぼ平坦面の位置まで上記ＴＥＯＳをエッチ
バックする。この際、前記図４で説明したように、フッ
酸溶液によるウエットエッチングにより、シャロートレ
ンチ４９の内部では、１回目に堆積したＴＥＯＳが底部
コーナー部に多く残り、側壁にはテーパー形状が形成さ
れる。続いてＣＶＤ法により全面に２回目のＴＥＯＳを
堆積して、ＴＥＯＳ膜５２を形成する。
【００３６】次に、図１７に示すように、ＣＭＰにより
上記ＴＥＯＳ膜５２を表面から順次除去する。このと
き、前記積層膜３７の上層のシリコン窒化膜３４がエッ
チングのストッパーとなり、シャロートレンチ４９の内
部にのみＴＥＯＳ膜５２が残る。
【００３７】次に、図１８に示すように、積層膜３７を
除去し、基板３１の表面を露出させる。このときに露出
する基板３１の表面は、素子活性領域に対応した領域で
ある。
【００３８】次に、図１９に示すように、露出した基板
３１の表面を熱酸化してゲート酸化膜５３を形成する。
このゲート酸化膜形成の前に、メモリセルのトランスァ
ゲート、あるいは周辺回路を構成するトランジスタのし
きい値電圧を設計値通りに調整するために、Ｐ型あるい
はＮ型の不純物イオンを基板３１に注入するようにして
もよい。
【００３９】次に、図２０に示すように、全面にＮ型不
純物を含むポリシリコン膜５４、タングステンシリサイ
ド膜５５及びシリコン窒化膜５６を形成し、その上に図
示しないフォトレジスト膜を堆積し、パターニングした
後、このパターニングされたフォトレジスト膜をマスク
に用いたＲＩＥにより、上記シリコン窒化膜５６、タン
グステンシリサイド膜５５及びポリシリコン膜５４を選
択的にエッチングしてワード線（ＷＬ）パターン５７を
形成する。続いて、フォトレジスト膜を除去した後、ワ
ード線パターン５７をマスクに用いて、Ｎ型不純物を基
板３１にイオン注入し、Ｎ型のソース／ドレイン領域５
８を形成する。このソース／ドレイン領域５８は前記ベ
リードストラップ４７と電気的に接続される。
【００４０】次に、図２１に示すように、上記ワード線
パターン５７の側壁を熱酸化して側壁絶縁膜５９を形成
し、続いて全面にシリコン窒化膜６０を形成する。
【００４１】次に、図２２に示すように、全面にＢＰＳ
Ｇ等の絶縁膜を堆積して第１層目の層間絶縁膜６１を形
成する。続いて、この層間絶縁膜６１上に図示しないフ
ォトレジスト膜を堆積し、このフォトレジスト膜に対し
て露光、現像を行って、コンタクトホールに対応した位
置に窓が形成されるようにパターニングする。続いて、
このフォトレジスト膜をマスクに用いたＲＩＥにより、
上記層間絶縁膜６１を選択的にエッチングして、層間絶
縁膜６１にコンタクトホール６２を形成する。続いて、
Ｎ型不純物がドープされたポリシリコンを全面に形成
し、このポリシリコンをＣＭＰにより表面から順次除去
し、コンタクトホール６２の内部に残してソース／ドレ
イン領域５８に電気的に接続されたポリシリコン膜（コ
ンタクトプラグ）６３を形成する。
【００４２】次に、図２３に示すように、上記第１層目
の層間絶縁膜６１の上に、ＢＰＳＧ等の絶縁膜を堆積し
て第２層目の層間絶縁膜６４を形成する。続いて、上記
第２層目の層間絶縁膜６４上に、ビット線に対応した溝
を持つようにパターニングされた図示しないフォトレジ
スト膜を形成し、このフォトレジスト膜をマスクに用い
たＲＩＥにより、上記層間絶縁膜６４を選択的にエッチ
ングして、層間絶縁膜６４に配線埋め込み用の溝６５を
形成する。続いて、タングステン等の金属を全面に堆積
し、この金属をＣＭＰにより表面から順次除去し、上記
溝６５の内部に残して金属配線６６を形成する。この金
属配線６６はビット線（ＢＬ）として使用される。
【００４３】上記のようなＤＲＡＭの製造方法では、Ｓ
ＴＩの形成に当り、１回目のＴＥＯＳを堆積した後に、
フッ酸溶液によるウエットエッチングによりエッチバッ
クすることにより、１回目のＴＥＯＳの堆積時で生じた
シームや空孔を除去し、２回目のＴＥＯＳを堆積するよ
うにしているので、従来のようなシームや空孔の形成が
起こらないＴＥＯＳ膜の埋め込みが実現される。この結
果、表面の平坦性が確保されると共に、ワード線形成の
際に堆積されるポリシリコンがＳＴＩ領域上に残ること
がなくなり、ゲート電極（ワード線）どおしの電気的シ
ョートの発生を防止することができる。
【００４４】なお、この発明は上記した実施の形態に限
定されるものではなく種々の変形が可能であることはい
うまでもない。例えば、上記実施の形態ではシャロート
レンチ４９の内壁にシリコン酸化膜（ＳＴＩ酸化膜）５
０を形成した後に、さらにトレンチ内壁を保護するため
に全面にシリコン窒化膜（ライナー窒化膜）５１を形成
する場合を説明したが、このシリコン窒化膜５１は、こ
の後の製造工程によっては必ずしも形成する必要はな
い。
【００４５】
【発明の効果】以上説明したようにこの発明によれば、
トレンチ内に絶縁膜を埋め込んで素子分離を行う際に、
トレンチ内に埋め込まれる絶縁膜に継ぎ目や空孔が発生
しないようにすることができ、もって素子の歩留まり向
上を図ることができる半導体装置の製造方法を提供する
ことができる。
【００４６】さらにこの発明によれば、素子分離用のト
レンチ内に埋め込まれる絶縁膜に継ぎ目や空孔が発生し
ないようにすることにより、ゲート電極どおしの電気的
短絡を引き起こすことがなく、素子の歩留まりの低下を
防止することができる半導体記憶装置の製造方法を提供
することができる。
【図面の簡単な説明】
【図１】この発明に係る半導体装置の製造方法による実
施の形態の最初の工程を示す断面図。
【図２】図１に続く工程を示す断面図。
【図３】図２に続く工程を示す断面図。
【図４】図３に続く工程を示す断面図。
【図５】図４に続く工程を示す断面図。
【図６】図１ないし図５に示すようなＳＴＩの形成工程
を含むＤＲＡＭの製造工程の最初の工程を示す斜視図。
【図７】図６に続く工程を示す斜視図。
【図８】図７に続く工程を示す斜視図。
【図９】図８に続く工程を示す斜視図。
【図１０】図９に続く工程を示す斜視図。
【図１１】図１０に続く工程を示す斜視図。
【図１２】図１１に続く工程を示す斜視図。
【図１３】図１２に続く工程を示す斜視図。
【図１４】図１３に続く工程を示す斜視図。
【図１５】図１４に続く工程を示す斜視図。
【図１６】図１５に続く工程を示す斜視図。
【図１７】図１６に続く工程を示す斜視図。
【図１８】図１７に続く工程を示す斜視図。
【図１９】図１８に続く工程を示す斜視図。
【図２０】図１９に続く工程を示す斜視図。
【図２１】図２０に続く工程を示す斜視図。
【図２２】図２１に続く工程を示す斜視図。
【図２３】図２２に続く工程を示す斜視図。
【図２４】従来方法によってシャロートレンチ内部を絶
縁膜で埋め込んだ後の状態を示す断面図。
【図２５】トレンチ内を絶縁膜で埋める上記とは異なる
従来の方法を工程順に示す断面図。
【符号の説明】
１１…単結晶Ｓｉ半導体基板、 １２…パッド酸化膜（ＳｉＯ2 ）、 １３…パッド窒化膜（Ｓｉ3 Ｎ4 ）、 １４…フォトレジスト膜、 １５…浅いトレンチ、 １６…ＳＴＩ酸化膜（ＳｉＯ2 、 １７…ライナー窒化膜（Ｓｉ3 Ｎ4 ）、 １８…１回目のＴＥＯＳ膜、 １９…シーム（継ぎ目）、 ２０…空孔、 ２１…２回目のＴＥＯＳ膜、 ３１…Ｐ型単結晶Ｓｉ半導体基板、 ３２…バッファ酸化膜、 ３３…Ｎ型ウエル（埋め込みウエル）、 ３４…シリコン窒化膜、 ３５…シリコン酸化膜、 ３６…フォトレジスト膜、 ３７…積層膜、 ３８…フォトレジスト膜の窓、 ３９…ディープトレンチ、 ４０…誘電体膜、 ４１…ポリシリコン膜、 ４２…シリコン酸化膜（カラーオキサイド）、 ４３…ポリシリコン膜、 ４４…基板の露出面、 ４５…ポリシリコン膜、 ４６…シリコン酸化膜、 ４７…Ｎ型拡散領域（埋め込みストラップ、ベリードス
トラップ）、 ４８…フォトレジスト膜、 ４９…シャロートレンチ、 ５０…シリコン酸化膜（ＳＴＩ酸化膜）、 ５１…シリコン窒化膜（ライナー窒化膜）、 ５２…ＴＥＯＳ膜、 ５３…ゲート酸化膜、 ５４…ポリシリコン膜、 ５５…タングステンシリサイド膜、 ５６…シリコン窒化膜、 ５７…ワード線（ＷＬ）パターン、 ５８…ソース／ドレイン領域、 ５９…側壁絶縁膜、 ６０…シリコン窒化膜、 ６１…第１層目の層間絶縁膜、 ６２…コンタクトホール、 ６３…ポリシリコン膜（コンタクトプラグ）、 ６４…第２層目の層間絶縁膜、 ６５…配線埋め込み用の溝、 ６６…金属配線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 赤津 浩之 アメリカ合衆国、 ニューヨーク州 10547、 モヒガン・レーク、 ニュー・ チャーレット・ドライブ 160 (72)発明者 灘原 壮一 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 中尾 隆 東京都港区芝浦一丁目１番１号 株式会社 東芝本社事務所内 (72)発明者 吉田 聖子 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板にトレンチを形成する工程
    と、 上記トレンチ内に絶縁膜を堆積する工程と、 ウエットエッチング法により上記絶縁膜をエッチバック
    する工程と、 上記トレンチ内に上記絶縁膜と同一材料からなる絶縁膜
    を堆積する工程とを具備したことを特徴とする半導体装
    置の製造方法。
  2. 【請求項２】 前記絶縁膜をエッチバックする際に、前
    記トレンチの底部に比べてトレンチの上部で前記絶縁膜
    のエッチングレートが大きくなるように行うことを特徴
    とする請求項１に記載の半導体装置の製造方法。
  3. 【請求項３】 前記トレンチ内に前記絶縁膜と同一材料
    からなる絶縁膜を堆積する際に前記絶縁膜で前記トレン
    チを完全に埋め込むことを特徴とする請求項１に記載の
    半導体装置の製造方法。
  4. 【請求項４】 半導体基板に第１のトレンチを形成して
    トレンチ型キャパシタを形成する工程と、 上記半導体基板に上記第１のトレンチよりも浅い素子分
    離用の第２のトレンチを形成する工程と、 上記第２のトレンチ内を含む全面に上記第２のトレンチ
    を埋め込まないように絶縁膜を堆積する工程と、 ウエットエッチング法により上記絶縁膜をエッチバック
    する工程と、 全面に上記絶縁膜と同一材料からなる絶縁膜を堆積して
    上記第２のトレンチを完全に埋める工程と、 上記トレンチ型キャパシタに接続されたトランスファゲ
    ートを形成する工程とを具備したことを特徴とする半導
    体記憶装置の製造方法。
  5. 【請求項５】 前記絶縁膜をエッチバックする際に、前
    記第２のトレンチの底部に比べて第２のトレンチの上部
    で前記絶縁膜のエッチングレートが大きくなるように行
    うことを特徴とする請求項４に記載の半導体記憶装置の
    製造方法。
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