JP2001196326A - タングステンシリサイド膜の成膜方法及びゲート電極／配線の作製方法 - Google Patents
タングステンシリサイド膜の成膜方法及びゲート電極／配線の作製方法Info
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- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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- H01L21/32051—Deposition of metallic or metal-silicide layers
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/90—MOSFET type gate sidewall insulating spacer
Abstract
(57)【要約】
【課題】 ポリサイド構造の電極及び配線は、作製段階
で図３に示すように電極または配線の内部にボイドＶが
形成され、今後更に電極及び配線の微細化、低抵抗化が
進むとボイドの影響が顕在化し、歩留りを低下させる。 【解決手段】 本発明のタングステンシリサイド膜の成
膜方法は、ポリシリコン層上にタングステンシリサイド
層を形成する際に、反応性ガスに燐原子を含むガスを少
なくともタングステンシリサイド層の形成初期段階で添
加すると共に、燐原子を含むガスの添加量を０．２〜
０．４５vol.％に設定したことを特徴とする。
で図３に示すように電極または配線の内部にボイドＶが
形成され、今後更に電極及び配線の微細化、低抵抗化が
進むとボイドの影響が顕在化し、歩留りを低下させる。 【解決手段】 本発明のタングステンシリサイド膜の成
膜方法は、ポリシリコン層上にタングステンシリサイド
層を形成する際に、反応性ガスに燐原子を含むガスを少
なくともタングステンシリサイド層の形成初期段階で添
加すると共に、燐原子を含むガスの添加量を０．２〜
０．４５vol.％に設定したことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、主として半導体装
置に関し、更に詳しくはゲート電極／配線（ゲート電極
及び／または配線）に用いられるタングステンシリサイ
ド膜の成膜方法及びゲート電極／配線の作製方法に関す
る。
置に関し、更に詳しくはゲート電極／配線（ゲート電極
及び／または配線）に用いられるタングステンシリサイ
ド膜の成膜方法及びゲート電極／配線の作製方法に関す
る。
【０００２】
【従来の技術】ＬＳＩなどの半導体装置において、ゲー
ト電極及び配線の低抵抗化のため、ゲート電極及び配線
として例えば図３に示すようにポリシリコン層１０とタ
ングステンシリサイド層２０を重ねた、いわゆるポリサ
イド構造が広く用いられている。ポリサイド構造の上層
であるタングステンシリサイド層２０は、一般にWF6／S
iCl2H2／Arを反応性ガスとしたＣＶＤ法で成膜される。
そこで、従来の成膜方法では、成膜温度や反応性ガスの
圧力、ガス流量、ガス流量比等を調整してタングステン
シリサイド層の必要とされる膜質を得るようにしてい
る。尚、図３において、３０はシリコン基板、３１はシ
リコン酸化膜、４０はシリコン酸化膜、５０はシリコン
窒化膜、６０はシリコン酸化物からなる側壁である。
ト電極及び配線の低抵抗化のため、ゲート電極及び配線
として例えば図３に示すようにポリシリコン層１０とタ
ングステンシリサイド層２０を重ねた、いわゆるポリサ
イド構造が広く用いられている。ポリサイド構造の上層
であるタングステンシリサイド層２０は、一般にWF6／S
iCl2H2／Arを反応性ガスとしたＣＶＤ法で成膜される。
そこで、従来の成膜方法では、成膜温度や反応性ガスの
圧力、ガス流量、ガス流量比等を調整してタングステン
シリサイド層の必要とされる膜質を得るようにしてい
る。尚、図３において、３０はシリコン基板、３１はシ
リコン酸化膜、４０はシリコン酸化膜、５０はシリコン
窒化膜、６０はシリコン酸化物からなる側壁である。
【０００３】
【発明が解決しようとする課題】しかしながら、現状で
は従来のタングステンシリサイド膜の成膜方法を用いて
可能な限り微細化したポリサイド構造の電極及び配線を
作製した場合には、その作製段階で図３に示すように電
極または配線の内部にボイドＶが形成されることがあ
る。現段階では半導体装置の生産性に影響を与えるほど
のボイドではないが、今後更に電極及び配線の微細化、
低抵抗化が進むとこのようなボイドの影響が顕在化し、
歩留りを低下させることが予測される。
は従来のタングステンシリサイド膜の成膜方法を用いて
可能な限り微細化したポリサイド構造の電極及び配線を
作製した場合には、その作製段階で図３に示すように電
極または配線の内部にボイドＶが形成されることがあ
る。現段階では半導体装置の生産性に影響を与えるほど
のボイドではないが、今後更に電極及び配線の微細化、
低抵抗化が進むとこのようなボイドの影響が顕在化し、
歩留りを低下させることが予測される。
【０００４】本発明は、上記課題を解決するためになさ
れたもので、ポリサイド構造の電極及び配線内にボイド
を形成させることなく、将来における歩留りを高めるこ
とができるタングステンシリサイド膜の成膜方法及びゲ
ート電極／配線の作製方法を提供することを目的として
いる。また、本発明は、本発明のゲート電極／配線の作
製方法により作製されたゲート電極／配線構造を併せて
提供することを目的としている。
れたもので、ポリサイド構造の電極及び配線内にボイド
を形成させることなく、将来における歩留りを高めるこ
とができるタングステンシリサイド膜の成膜方法及びゲ
ート電極／配線の作製方法を提供することを目的として
いる。また、本発明は、本発明のゲート電極／配線の作
製方法により作製されたゲート電極／配線構造を併せて
提供することを目的としている。
【０００５】
【課題を解決するための手段】本発明者等は、ボイドの
発生工程を特定するために電極／配線の作製工程の側壁
酸化工程の終了後にポリシリコン層１０からタングステ
ンシリサイド層２０を剥離したところポリシリコン層１
０表面の中央部分にボイドに対応する窪みＶ’のあるこ
とが判った（図４参照）。これに基づき、本発明者等は
ボイドの存在場所及び工程から側壁酸化工程でボイドが
発生するとの予測を立てて処理温度、処理時間を変化さ
せて側壁酸化を実施したところ、処理時間が短い場合や
処理温度が低い場合にはボイドが認められなかったが、
高温で処理したところボイドの発生することが判った。
この事実から、ポリシリコン層１０とタングステンシリ
サイド層２０の界面には格子欠陥や格子間原子が他の部
分よりも集中しているため、高温下で側壁酸化を実施す
る場合には図３に矢印で示すようにポリシリコン層１０
表面のシリコン原子が格子欠陥を媒体として周囲へ拡散
し、側壁酸化のために消費されてボイドが発生すると推
定した。
発生工程を特定するために電極／配線の作製工程の側壁
酸化工程の終了後にポリシリコン層１０からタングステ
ンシリサイド層２０を剥離したところポリシリコン層１
０表面の中央部分にボイドに対応する窪みＶ’のあるこ
とが判った（図４参照）。これに基づき、本発明者等は
ボイドの存在場所及び工程から側壁酸化工程でボイドが
発生するとの予測を立てて処理温度、処理時間を変化さ
せて側壁酸化を実施したところ、処理時間が短い場合や
処理温度が低い場合にはボイドが認められなかったが、
高温で処理したところボイドの発生することが判った。
この事実から、ポリシリコン層１０とタングステンシリ
サイド層２０の界面には格子欠陥や格子間原子が他の部
分よりも集中しているため、高温下で側壁酸化を実施す
る場合には図３に矢印で示すようにポリシリコン層１０
表面のシリコン原子が格子欠陥を媒体として周囲へ拡散
し、側壁酸化のために消費されてボイドが発生すると推
定した。
【０００６】そこで、本発明者等は、側壁酸化工程でも
シリコン原子を消費する虞のないタングステンシリサイ
ド膜の成膜方法及びゲート電極／配線の作製方法につい
て種々検討した結果、特定条件下でタングステンシリサ
イド膜を成膜したり、ゲート電極／配線を作製すること
によりその目的を達成し得ること知見した。
シリコン原子を消費する虞のないタングステンシリサイ
ド膜の成膜方法及びゲート電極／配線の作製方法につい
て種々検討した結果、特定条件下でタングステンシリサ
イド膜を成膜したり、ゲート電極／配線を作製すること
によりその目的を達成し得ること知見した。
【０００７】本発明は上記知見に基づいてなされたもの
で、請求項１に記載のタングステンシリサイド膜の成膜
方法は、ポリシリコン層上にタングステンシリサイド層
を形成する際に、反応性ガスに燐原子を含むガスを少な
くともタングステンシリサイド層の形成初期段階で添加
すると共に、燐原子を含むガスの添加量を０．２〜０．
４５vol.％に設定したことを特徴とすることを特徴とす
るものである。
で、請求項１に記載のタングステンシリサイド膜の成膜
方法は、ポリシリコン層上にタングステンシリサイド層
を形成する際に、反応性ガスに燐原子を含むガスを少な
くともタングステンシリサイド層の形成初期段階で添加
すると共に、燐原子を含むガスの添加量を０．２〜０．
４５vol.％に設定したことを特徴とすることを特徴とす
るものである。
【０００８】また、本発明の請求項２に記載のタングス
テンシリサイド膜の成膜方法は、ポリシリコン層上にタ
ングステンシリサイド層を形成する際に、反応性ガスに
燐原子を含むガスを少なくともタングステンシリサイド
層の形成初期段階で添加し、タングステンシリサイド層
の形成温度をポリシリコン層のシリコン原子が活性化す
る温度に設定することを特徴とするものである。
テンシリサイド膜の成膜方法は、ポリシリコン層上にタ
ングステンシリサイド層を形成する際に、反応性ガスに
燐原子を含むガスを少なくともタングステンシリサイド
層の形成初期段階で添加し、タングステンシリサイド層
の形成温度をポリシリコン層のシリコン原子が活性化す
る温度に設定することを特徴とするものである。
【０００９】また、本発明の請求項３に記載のタングス
テンシリサイド膜の成膜方法は、請求項２に記載の発明
において、上記タングステンシリサイド層の形成温度を
少なくとも７００℃に設定することを特徴とすることを
特徴とするものである。
テンシリサイド膜の成膜方法は、請求項２に記載の発明
において、上記タングステンシリサイド層の形成温度を
少なくとも７００℃に設定することを特徴とすることを
特徴とするものである。
【００１０】また、本発明の請求項４に記載のタングス
テンシリサイド膜の成膜方法は、請求項１〜請求項３の
いずれか１項に記載の発明において、反応性ガスに燐原
子を含むガスを添加する第一の段階と、反応性ガスに燐
原子を含むガスを添加しない第二の段階を含むことを特
徴とするものである。
テンシリサイド膜の成膜方法は、請求項１〜請求項３の
いずれか１項に記載の発明において、反応性ガスに燐原
子を含むガスを添加する第一の段階と、反応性ガスに燐
原子を含むガスを添加しない第二の段階を含むことを特
徴とするものである。
【００１１】また、本発明の請求項５に記載のゲート電
極／配線の作製方法は、ポリシリコン層上にタングステ
ンシリサイド層を成膜する工程と、上記タングステンシ
リサイド層上にシリコン層を成膜する工程を有すること
を特徴とするものである。
極／配線の作製方法は、ポリシリコン層上にタングステ
ンシリサイド層を成膜する工程と、上記タングステンシ
リサイド層上にシリコン層を成膜する工程を有すること
を特徴とするものである。
【００１２】また、本発明の請求項６に記載のゲート電
極／配線の作製方法は、ポリシリコン層上にタングステ
ンシリサイド層を成膜する工程と、ポリシリコン層及び
タングステンシリサイド層を含むゲート電極／配線層の
側壁を酸化する工程と、これらの工程の間で行われる短
時間アニール工程とを有することを特徴とするものであ
る。
極／配線の作製方法は、ポリシリコン層上にタングステ
ンシリサイド層を成膜する工程と、ポリシリコン層及び
タングステンシリサイド層を含むゲート電極／配線層の
側壁を酸化する工程と、これらの工程の間で行われる短
時間アニール工程とを有することを特徴とするものであ
る。
【００１３】また、本発明の請求項７に記載のゲート電
極／配線構造は、ポリシリコン層と、このポリシリコン
層上に形成されたタングステンシリサイド層と、このタ
ングステンシリサイド層上に形成されたシリコン層とを
有することを特徴とするものである。
極／配線構造は、ポリシリコン層と、このポリシリコン
層上に形成されたタングステンシリサイド層と、このタ
ングステンシリサイド層上に形成されたシリコン層とを
有することを特徴とするものである。
【００１４】本発明のタングステンシリサイド膜の成膜
方法（以下、単に「成膜方法」と称す。）では予め従来
公知の方法により形成されたポリシリコン層上に以下で
説明する方法によりタングステンシリサイド層を形成す
る点に特徴がある。本発明において、燐原子を含むガス
とは燐原子が結合したガス状分子で、例えばホスフィン
（PH3）等が好ましく用いられる。また、反応性ガスと
はタングステンシリサイドを生成する場合に必要な複数
種のガスからなる混合ガス組成物で、反応性ガスとして
は、例えば六フッ化タングステン（WF6）、ジクロロシ
ラン（SiCl2H2）及びアルゴン（Ar）の混合ガスが好ま
しい。各ガスの組成比は（WF6／SiCl2H2／Ar）適宜設定
することができる。
方法（以下、単に「成膜方法」と称す。）では予め従来
公知の方法により形成されたポリシリコン層上に以下で
説明する方法によりタングステンシリサイド層を形成す
る点に特徴がある。本発明において、燐原子を含むガス
とは燐原子が結合したガス状分子で、例えばホスフィン
（PH3）等が好ましく用いられる。また、反応性ガスと
はタングステンシリサイドを生成する場合に必要な複数
種のガスからなる混合ガス組成物で、反応性ガスとして
は、例えば六フッ化タングステン（WF6）、ジクロロシ
ラン（SiCl2H2）及びアルゴン（Ar）の混合ガスが好ま
しい。各ガスの組成比は（WF6／SiCl2H2／Ar）適宜設定
することができる。
【００１５】而して、本発明の成膜方法では、ポリシリ
コン層上にタングステンシリサイド層と形成する際に、
少なくともタングステンシリサイド層の形成初期段階で
反応性ガスに燐原子を含むガスを添加したガス組成物が
用いられる。反応性ガスに燐原子を含むガスが添加する
ことにより、ポリシリコン層の表面にタングステンシリ
サイドの成長核を形成することができ、この成長核を基
にタングステンシリサイド結晶を成長させ、成長の際に
タングステンシリサイド膜の結晶粒径や結晶方向を適宜
制御することができ、比抵抗が小さくマイグレーション
耐性に優れ安定した膜質を得ることができる。更に、本
発明では単に燐原子を加えるだけでなく、燐原子を含む
ガスの添加量を約０．２〜０．４５vol.％に設定し、ポ
リシリコン層のシリコン原子の拡散を防止できるように
する。燐原子を含むガスの添加量をこの範囲に設定する
ことにより燐原子がポリシリコン層上面及びその近傍の
格子欠陥を埋め、ポリシリコン層からのシリコン原子の
拡散を防止し、あるいは抑制することができる。燐原子
を含むガスの添加量が反応性ガスの０．２vol.％未満で
あれば燐原子を含むガスの添加効果が認められず、０．
４５vol.％を超えると膜質を劣化させる虞がある。
コン層上にタングステンシリサイド層と形成する際に、
少なくともタングステンシリサイド層の形成初期段階で
反応性ガスに燐原子を含むガスを添加したガス組成物が
用いられる。反応性ガスに燐原子を含むガスが添加する
ことにより、ポリシリコン層の表面にタングステンシリ
サイドの成長核を形成することができ、この成長核を基
にタングステンシリサイド結晶を成長させ、成長の際に
タングステンシリサイド膜の結晶粒径や結晶方向を適宜
制御することができ、比抵抗が小さくマイグレーション
耐性に優れ安定した膜質を得ることができる。更に、本
発明では単に燐原子を加えるだけでなく、燐原子を含む
ガスの添加量を約０．２〜０．４５vol.％に設定し、ポ
リシリコン層のシリコン原子の拡散を防止できるように
する。燐原子を含むガスの添加量をこの範囲に設定する
ことにより燐原子がポリシリコン層上面及びその近傍の
格子欠陥を埋め、ポリシリコン層からのシリコン原子の
拡散を防止し、あるいは抑制することができる。燐原子
を含むガスの添加量が反応性ガスの０．２vol.％未満で
あれば燐原子を含むガスの添加効果が認められず、０．
４５vol.％を超えると膜質を劣化させる虞がある。
【００１６】従って、燐原子を含むガスは少なくともタ
ングステンシリサイド層の形成初期段階で添加すれば良
いことから、形成初期段階を過ぎれば、そのまま成膜工
程の終了まで燐原子を含むガスを添加し続けても良い
し、添加しなくても良い。これらいずれの場合であって
も成膜工程は第一の段階と第二の段階に分けることが好
ましい。第一の段階では所定量の燐原子を含むガスを添
加し、第二の段階では第一の段階よりも少ない燐原子を
含むガスを添加する場合と、燐原子を添加しない場合と
がある。
ングステンシリサイド層の形成初期段階で添加すれば良
いことから、形成初期段階を過ぎれば、そのまま成膜工
程の終了まで燐原子を含むガスを添加し続けても良い
し、添加しなくても良い。これらいずれの場合であって
も成膜工程は第一の段階と第二の段階に分けることが好
ましい。第一の段階では所定量の燐原子を含むガスを添
加し、第二の段階では第一の段階よりも少ない燐原子を
含むガスを添加する場合と、燐原子を添加しない場合と
がある。
【００１７】第一の段階では比較的シリコンリッチなタ
ングステンシリサイド層からなる第一のタングステンシ
リサイド膜を形成することが好ましい。この工程では上
述のように燐原子を含むガスが添加された反応性ガスが
用いられ、このガスによりタングステンシリサイドの成
長核を形成することで結晶粒径及び結晶方向を制御する
ことができる。ここで比較的シリコンリッチなタングス
テンシリサイド層とはタングステンシリサイド（WxS
iy）の各原子数の比（ｘ／ｙ）が２／５未満で、シリコ
ン原子の比率が高い層のことを云う。
ングステンシリサイド層からなる第一のタングステンシ
リサイド膜を形成することが好ましい。この工程では上
述のように燐原子を含むガスが添加された反応性ガスが
用いられ、このガスによりタングステンシリサイドの成
長核を形成することで結晶粒径及び結晶方向を制御する
ことができる。ここで比較的シリコンリッチなタングス
テンシリサイド層とはタングステンシリサイド（WxS
iy）の各原子数の比（ｘ／ｙ）が２／５未満で、シリコ
ン原子の比率が高い層のことを云う。
【００１８】第二の段階は第一の段階から連続して行わ
れ、この工程では比較的タングステンリッチなタングス
テンシリサイド層からなる第二のタングステンシリサイ
ド膜を形成することが好ましい。この工程では第一の段
階で形成された成長核を基にタングステンシリサイド膜
を成膜することができる。そのため、第二の段階では燐
原子を含むガスを用いなくても反応性ガスだけで結晶粒
径及び結晶方向が揃った比較的タングステンリッチなタ
ングステンシリサイド層を形成することができる。ここ
で比較的タングステンリッチなタングステンシリサイド
層とはタングステンシリサイド（WxSiy）の各原子数の
比（ｘ／ｙ）が２／５を超えるタングステン原子の比率
が高い層のことを云う。第二の段階は第一の段階から引
き続き行われるため、第二の段階で燐原子を含むガスを
添加しない反応性ガスを用いても第一の段階で用いた反
応性ガスに含まれていた燐原子が残留していることがあ
る。そのため、本来燐原子を添加していないにも拘ら
ず、第二の段階で用いられる燐原子を含まない反応性ガ
スに第一の段階での残留燐原子が混入して微量ではある
が燐原子を含むタングステンシリサイド膜が形成される
場合がある。また、第二の段階で燐原子を含まない反応
性ガスを用いて成膜しても第一のタングステンシリサイ
ド膜（下層）から第二のタングステンシリサイド膜（上
層）へ燐原子が拡散し、結果的に燐原子が含まれるタン
グステンシリサイド膜が形成される場合もある。
れ、この工程では比較的タングステンリッチなタングス
テンシリサイド層からなる第二のタングステンシリサイ
ド膜を形成することが好ましい。この工程では第一の段
階で形成された成長核を基にタングステンシリサイド膜
を成膜することができる。そのため、第二の段階では燐
原子を含むガスを用いなくても反応性ガスだけで結晶粒
径及び結晶方向が揃った比較的タングステンリッチなタ
ングステンシリサイド層を形成することができる。ここ
で比較的タングステンリッチなタングステンシリサイド
層とはタングステンシリサイド（WxSiy）の各原子数の
比（ｘ／ｙ）が２／５を超えるタングステン原子の比率
が高い層のことを云う。第二の段階は第一の段階から引
き続き行われるため、第二の段階で燐原子を含むガスを
添加しない反応性ガスを用いても第一の段階で用いた反
応性ガスに含まれていた燐原子が残留していることがあ
る。そのため、本来燐原子を添加していないにも拘ら
ず、第二の段階で用いられる燐原子を含まない反応性ガ
スに第一の段階での残留燐原子が混入して微量ではある
が燐原子を含むタングステンシリサイド膜が形成される
場合がある。また、第二の段階で燐原子を含まない反応
性ガスを用いて成膜しても第一のタングステンシリサイ
ド膜（下層）から第二のタングステンシリサイド膜（上
層）へ燐原子が拡散し、結果的に燐原子が含まれるタン
グステンシリサイド膜が形成される場合もある。
【００１９】また、第二の段階でも燐原子を含むガスが
添加された反応性ガスを用いる場合には第二の段階の燐
原子を含むガスの添加量の割合を第一の段階の添加量の
割合よりも低く設定する。これにより上層は下層の燐原
子の濃度より低濃度の燐原子が含まれたタングステンシ
リサイド膜になる。このように上層である第二のタング
ステンシリサイド膜の燐濃度を下層である第一のタング
ステンシリサイド膜の燐濃度よりも低くすることで、成
膜後の熱処理において下層から上層へ燐原子が拡散して
下層の燐濃度を下げることができる。下層の燐原子は熱
処理後に上層へ拡散し、最終的に全体で略均一な燐濃度
のタングステンシリサイド膜が得られる。
添加された反応性ガスを用いる場合には第二の段階の燐
原子を含むガスの添加量の割合を第一の段階の添加量の
割合よりも低く設定する。これにより上層は下層の燐原
子の濃度より低濃度の燐原子が含まれたタングステンシ
リサイド膜になる。このように上層である第二のタング
ステンシリサイド膜の燐濃度を下層である第一のタング
ステンシリサイド膜の燐濃度よりも低くすることで、成
膜後の熱処理において下層から上層へ燐原子が拡散して
下層の燐濃度を下げることができる。下層の燐原子は熱
処理後に上層へ拡散し、最終的に全体で略均一な燐濃度
のタングステンシリサイド膜が得られる。
【００２０】また、本発明の成膜方法では、タングステ
ンシリサイド層の形成温度（以下、「成膜温度」と称
す。）をポリシリコン層のシリコン原子を活性化する温
度に設定する。その温度として少なくとも７００℃に設
定することが好ましい。これによりポリシリコン層、タ
ングステンシリサイド層のシリコン原子が活性化される
ため、格子欠陥が発生しても直ちにシリコン原子で格子
欠陥を埋めるため結果としてボイドが生成しない。
ンシリサイド層の形成温度（以下、「成膜温度」と称
す。）をポリシリコン層のシリコン原子を活性化する温
度に設定する。その温度として少なくとも７００℃に設
定することが好ましい。これによりポリシリコン層、タ
ングステンシリサイド層のシリコン原子が活性化される
ため、格子欠陥が発生しても直ちにシリコン原子で格子
欠陥を埋めるため結果としてボイドが生成しない。
【００２１】このため後工程の側壁酸化工程で熱エネル
ギーを付与してもポリシリコン層とタングステンシリサ
イド層間の格子欠陥に由来するシリコン原子の拡散がな
く、その分だけ側壁酸化で消費されるシリコン原子の絶
対量が減少し、ボイドの形成を防止することができる。
従って、成膜温度を少なくとも７００℃の高温に設定し
た場合には、燐原子はタングステンシリサイド層の結晶
粒径及び結晶方向を制御するための添加量、例えば０．
０２〜０．２vol.％で足りる。
ギーを付与してもポリシリコン層とタングステンシリサ
イド層間の格子欠陥に由来するシリコン原子の拡散がな
く、その分だけ側壁酸化で消費されるシリコン原子の絶
対量が減少し、ボイドの形成を防止することができる。
従って、成膜温度を少なくとも７００℃の高温に設定し
た場合には、燐原子はタングステンシリサイド層の結晶
粒径及び結晶方向を制御するための添加量、例えば０．
０２〜０．２vol.％で足りる。
【００２２】また、本発明のゲート電極／配線の作製方
法は、ポリシリコン層上にタングステンシリサイド層を
成膜する工程と、タングステンシリサイド層上にシリコ
ン層を成膜する工程を有している。前者のタングステン
シリサイド膜の成膜工程は、従来公知の成膜方法を用い
ることができるが、電極及び配線の微細化及び低抵抗化
に対処するためには上述の本発明の成膜方法を用いるこ
とが好ましい。後者のシリコン膜の成膜工程は従来公知
の成膜方法を用いることができる。このシリコン層は側
壁酸化工程において形成されるシリコン酸化膜のシリコ
ン原子の供給源となるものである。シリコン層のシリコ
ン原子がポリシリコン層のシリコン原子を肩代わりする
ため、仮にポリシリコン層とタングステンシリサイド層
間に格子欠陥があっても側壁酸化工程ではシリコン層の
シリコン原子が優先してシリコン酸化膜用として供給さ
れ、その分だけポリシリコン層の格子欠陥に関与するポ
リシリコン原子の周囲への拡散が抑制され、あるいは防
止され、ポリシリコン層とタングステンシリサイド層間
でのボイドの形成を抑制し、あるいは防止することがで
きる。
法は、ポリシリコン層上にタングステンシリサイド層を
成膜する工程と、タングステンシリサイド層上にシリコ
ン層を成膜する工程を有している。前者のタングステン
シリサイド膜の成膜工程は、従来公知の成膜方法を用い
ることができるが、電極及び配線の微細化及び低抵抗化
に対処するためには上述の本発明の成膜方法を用いるこ
とが好ましい。後者のシリコン膜の成膜工程は従来公知
の成膜方法を用いることができる。このシリコン層は側
壁酸化工程において形成されるシリコン酸化膜のシリコ
ン原子の供給源となるものである。シリコン層のシリコ
ン原子がポリシリコン層のシリコン原子を肩代わりする
ため、仮にポリシリコン層とタングステンシリサイド層
間に格子欠陥があっても側壁酸化工程ではシリコン層の
シリコン原子が優先してシリコン酸化膜用として供給さ
れ、その分だけポリシリコン層の格子欠陥に関与するポ
リシリコン原子の周囲への拡散が抑制され、あるいは防
止され、ポリシリコン層とタングステンシリサイド層間
でのボイドの形成を抑制し、あるいは防止することがで
きる。
【００２３】また、本発明の他のゲート電極／配線の作
製方法は、ポリシリコン層上にタングステンシリサイド
層を形成する工程と、ポリシリコン層及びタングステン
シリサイド層を含むゲート電極／配線層の側壁を酸化す
る工程と、これらの工程の間に行われる短時間アニール
工程とを含んでいる。前者のポリシリコン層上にタング
ステンシリサイド層を形成する工程は、従来公知の成膜
方法を用いることができるが、上述した本発明の成膜方
法を用いることが好ましい。従来公知のタングステンシ
リサイド膜の成膜方法を用いると、ポリシリコン層とタ
ングステンシリサイド層間に格子欠陥が集中する。この
ため、本発明では成膜工程と側壁酸化工程の間に短時間
アニール工程を導入している。タングステンシリサイド
膜の後に短時間アニール工程を導入することにより、ポ
リシリコン層とタングステンシリサイド層の界面に格子
欠陥が集中的に存在していてもこの熱処理によりポリシ
リコン層及びタングステンシリサイド層の各原子が活性
化して相互拡散し、特にこの界面に存在する格子欠陥を
シリコン原子で埋めて格子欠陥を是正する。つまり、短
時間アニールによりタングステンシリサイド層の形成段
階でポリシリコン原子が活性化する温度（少なくとも７
００℃の高温）に設定する場合と同等の作用効果が奏し
得られることになる。
製方法は、ポリシリコン層上にタングステンシリサイド
層を形成する工程と、ポリシリコン層及びタングステン
シリサイド層を含むゲート電極／配線層の側壁を酸化す
る工程と、これらの工程の間に行われる短時間アニール
工程とを含んでいる。前者のポリシリコン層上にタング
ステンシリサイド層を形成する工程は、従来公知の成膜
方法を用いることができるが、上述した本発明の成膜方
法を用いることが好ましい。従来公知のタングステンシ
リサイド膜の成膜方法を用いると、ポリシリコン層とタ
ングステンシリサイド層間に格子欠陥が集中する。この
ため、本発明では成膜工程と側壁酸化工程の間に短時間
アニール工程を導入している。タングステンシリサイド
膜の後に短時間アニール工程を導入することにより、ポ
リシリコン層とタングステンシリサイド層の界面に格子
欠陥が集中的に存在していてもこの熱処理によりポリシ
リコン層及びタングステンシリサイド層の各原子が活性
化して相互拡散し、特にこの界面に存在する格子欠陥を
シリコン原子で埋めて格子欠陥を是正する。つまり、短
時間アニールによりタングステンシリサイド層の形成段
階でポリシリコン原子が活性化する温度（少なくとも７
００℃の高温）に設定する場合と同等の作用効果が奏し
得られることになる。
【００２４】従って、短時間アニールの後、側壁酸化を
実施してもポリシリコン層とタングステンシリサイド層
の界面付近の一部分のシリコン原子が集中的に周囲へ拡
散する現象はなくなり、界面近傍のポリシリコン層のシ
リコン原子が全面で均等に拡散して側壁酸化膜へ供給さ
れ、結果的にポリシリコン層が全体的に薄くなり、ボイ
ドの発生を防止することができる。この短時間アニール
は例えばハロゲンランプ等の熱源から熱エネルギーを付
与して窒素ガス等の不活性ガス雰囲気下で実施される。
実施してもポリシリコン層とタングステンシリサイド層
の界面付近の一部分のシリコン原子が集中的に周囲へ拡
散する現象はなくなり、界面近傍のポリシリコン層のシ
リコン原子が全面で均等に拡散して側壁酸化膜へ供給さ
れ、結果的にポリシリコン層が全体的に薄くなり、ボイ
ドの発生を防止することができる。この短時間アニール
は例えばハロゲンランプ等の熱源から熱エネルギーを付
与して窒素ガス等の不活性ガス雰囲気下で実施される。
【００２５】
【発明の実施の形態】以下、図１を参照しながら本発明
の実施形態について説明する。図１は本実施形態のタン
グステンシリサイド膜を用いた半導体装置のゲート部を
拡大して示す断面図で、同図に示すように、例えば、シ
リコン基板１上には約１００オングストローム厚のゲー
ト絶縁膜となるシリコン酸化膜２が形成され、このシリ
コン酸化膜２上には１０００オングストローム厚のポリ
シリコン層３が形成されている。更に、ポリシリコン層
３上にはタングステンシリサイド層４が形成されてい
る。このタングステンシリサイド層４は同図に示すよう
に下層５と上層６の二層に分かれて形成されている。下
層５は上層６を成膜する際の成長核を提供するための層
で、比較的シリコンリッチなタングステンシリサイドか
らなっている。上層６はタングステンシリサイド層の厚
みのほとんどを占める主層で、比較的タングステンリッ
チな層からなっている。
の実施形態について説明する。図１は本実施形態のタン
グステンシリサイド膜を用いた半導体装置のゲート部を
拡大して示す断面図で、同図に示すように、例えば、シ
リコン基板１上には約１００オングストローム厚のゲー
ト絶縁膜となるシリコン酸化膜２が形成され、このシリ
コン酸化膜２上には１０００オングストローム厚のポリ
シリコン層３が形成されている。更に、ポリシリコン層
３上にはタングステンシリサイド層４が形成されてい
る。このタングステンシリサイド層４は同図に示すよう
に下層５と上層６の二層に分かれて形成されている。下
層５は上層６を成膜する際の成長核を提供するための層
で、比較的シリコンリッチなタングステンシリサイドか
らなっている。上層６はタングステンシリサイド層の厚
みのほとんどを占める主層で、比較的タングステンリッ
チな層からなっている。
【００２６】下層５は例えば約１５０オングストローム
厚さで、上層６は例えば約８５０オングストローム厚
で、両方の層を合わせた厚さが約１０００オングストロ
ーム厚になっている。タングステンシリサイド層４は従
来公知のＣＶＤ法で形成することができるが、本実施形
態では反応性ガス(WF6/SiCl2H2/Ar)に燐原子を含むガス
として例えばホスフィン(PH3)が添加され、７００℃で
成膜した点に特徴があり、この点が従来のプロセスとは
全く異なっている。
厚さで、上層６は例えば約８５０オングストローム厚
で、両方の層を合わせた厚さが約１０００オングストロ
ーム厚になっている。タングステンシリサイド層４は従
来公知のＣＶＤ法で形成することができるが、本実施形
態では反応性ガス(WF6/SiCl2H2/Ar)に燐原子を含むガス
として例えばホスフィン(PH3)が添加され、７００℃で
成膜した点に特徴があり、この点が従来のプロセスとは
全く異なっている。
【００２７】
【実施例】次いで、本実施形態の成膜方法について実施
例１〜４、参考例及び比較例に基づいて具体的に説明す
る。被処理体としては例えば直径８インチの半導体ウエ
ハを用い、成膜装置としてはチャンバ内容量が例えば約
１８リットルのものを用いた。そして、既に形成された
ポリシリコン層３上に本実施例のタングステンシリサイ
ド膜４を以下の条件で成膜した。
例１〜４、参考例及び比較例に基づいて具体的に説明す
る。被処理体としては例えば直径８インチの半導体ウエ
ハを用い、成膜装置としてはチャンバ内容量が例えば約
１８リットルのものを用いた。そして、既に形成された
ポリシリコン層３上に本実施例のタングステンシリサイ
ド膜４を以下の条件で成膜した。
【００２８】実施例１ 本実施例では、成膜工程の第一の段階ではホスフィンガ
スが添加された反応性ガス（WF6/SiCl2H2/Ar/PH3＝１sc
cm/３００sccm/２０sccm/６０sccm(PH3は１％に希釈し
たものの流量を示す。以下の実施形態においても同
じ)）をチャンバー内へ供給し、チャンバー内のサセプ
ター温度が約７００℃で、チャンバー内のガス圧力が約
４．５Torrの条件下で半導体ウエハのポリシリコン層３
上に約５２秒間成膜処理を施し、約１５０オングストロ
ームの成長核層である下層５を得た。この場合、ホスフ
ィンガスの濃度は約０．１６vol.％でる。
スが添加された反応性ガス（WF6/SiCl2H2/Ar/PH3＝１sc
cm/３００sccm/２０sccm/６０sccm(PH3は１％に希釈し
たものの流量を示す。以下の実施形態においても同
じ)）をチャンバー内へ供給し、チャンバー内のサセプ
ター温度が約７００℃で、チャンバー内のガス圧力が約
４．５Torrの条件下で半導体ウエハのポリシリコン層３
上に約５２秒間成膜処理を施し、約１５０オングストロ
ームの成長核層である下層５を得た。この場合、ホスフ
ィンガスの濃度は約０．１６vol.％でる。
【００２９】引き続き、連続成膜により上層６を形成す
る。この第二の段階ではホスフィンガスを添加しない反
応性ガス（WF6/SiCl2H2/Ar＝７．０sccm/８５sccm/３５
０sccm）をチャンバー内へ供給し、サセプター温度が約
７００℃で、チャン バー内圧力が約４．５Torrの条件
下で約３１秒間成膜処理を施した後、ジクロロシランを
ポストフローとして３０秒間供給し、約８５０オングス
トロームの上層６を得た。
る。この第二の段階ではホスフィンガスを添加しない反
応性ガス（WF6/SiCl2H2/Ar＝７．０sccm/８５sccm/３５
０sccm）をチャンバー内へ供給し、サセプター温度が約
７００℃で、チャン バー内圧力が約４．５Torrの条件
下で約３１秒間成膜処理を施した後、ジクロロシランを
ポストフローとして３０秒間供給し、約８５０オングス
トロームの上層６を得た。
【００３０】次いで、従来公知の手法によりＴＥＯＳを
用いてタングステンシリサイド層４の表面にパッシベー
ション膜（ＳｉＯ2膜）を成膜した。次いで、半導体ウ
エハにレジストを塗布した後露光、現像処理した後、エ
ッチング処理により電極／配線パターンを形成し、レジ
スト膜を除去した。その後、半導体ウエハを１００％の
酸素ガス雰囲気下、８５０℃で３０分間処理して電極／
配線の側壁酸化を行った。
用いてタングステンシリサイド層４の表面にパッシベー
ション膜（ＳｉＯ2膜）を成膜した。次いで、半導体ウ
エハにレジストを塗布した後露光、現像処理した後、エ
ッチング処理により電極／配線パターンを形成し、レジ
スト膜を除去した。その後、半導体ウエハを１００％の
酸素ガス雰囲気下、８５０℃で３０分間処理して電極／
配線の側壁酸化を行った。
【００３１】実施例２ 本実施例では、成膜工程の第一の段階でホスフィンガス
の添加量を２倍にすると共にチャンバー内のサセプター
温度を実施例１の場合の７００℃より低い約６１０℃に
設定した以外は実施例１と同様の条件で成膜処理し、約
１５０オングストロームの下層５及び約８５０オングス
トロームの上層６を得た。次いで、実施例１と同様の条
件で電極／配線を形成した後、側壁酸化を行った。
の添加量を２倍にすると共にチャンバー内のサセプター
温度を実施例１の場合の７００℃より低い約６１０℃に
設定した以外は実施例１と同様の条件で成膜処理し、約
１５０オングストロームの下層５及び約８５０オングス
トロームの上層６を得た。次いで、実施例１と同様の条
件で電極／配線を形成した後、側壁酸化を行った。
【００３２】参考例１ 本参考例１では、チャンバー内のサセプター温度を６１
０℃に設定した以外は実施例１と同一条件で成膜処理
し、約１５０オングストロームの下層５及び約８５０オ
ングストロームの上層６を得た。次いで、実施例１と同
様の条件で電極／配線を形成した後、側壁酸化を行っ
た。
０℃に設定した以外は実施例１と同一条件で成膜処理
し、約１５０オングストロームの下層５及び約８５０オ
ングストロームの上層６を得た。次いで、実施例１と同
様の条件で電極／配線を形成した後、側壁酸化を行っ
た。
【００３３】比較例１ 本比較例では、反応性ガスにフォスフィンガスを添加し
ない点を除き、実施例１と同一の条件で成膜処理し、約
１５０オングストロームの下層５及び約８５０オングス
トロームの上層６を得た。次いで、実施例１と同様の条
件で電極／配線を形成した後、側壁酸化を行った。
ない点を除き、実施例１と同一の条件で成膜処理し、約
１５０オングストロームの下層５及び約８５０オングス
トロームの上層６を得た。次いで、実施例１と同様の条
件で電極／配線を形成した後、側壁酸化を行った。
【００３４】側壁酸化後の実施例１、２、参考例１及び
比較例１の各サンプルについてボイドの有無を調べた。
ボイドの有無を調べるために、サンプルをウェットエッ
チング処理またはドライエッチング処理を施してＳｉＯ
2膜を除去した後、ＡＰＭ溶液（アンモニア過水）を用
いてウェットエッチング処理を施してタングステンシリ
サイド層４を除去した。タングステンシリサイド層４を
除去した各サンプルをＳＥＭを用いて配線パターンの表
面及び断面を観察した。この結果、実施例１、２のいず
れにもポリシリコン層３の表面が平坦で図４に示すよう
な窪みが認められなかったが、比較例１ではポリシリコ
ン層３の表面中央部に窪みが認められた。
比較例１の各サンプルについてボイドの有無を調べた。
ボイドの有無を調べるために、サンプルをウェットエッ
チング処理またはドライエッチング処理を施してＳｉＯ
2膜を除去した後、ＡＰＭ溶液（アンモニア過水）を用
いてウェットエッチング処理を施してタングステンシリ
サイド層４を除去した。タングステンシリサイド層４を
除去した各サンプルをＳＥＭを用いて配線パターンの表
面及び断面を観察した。この結果、実施例１、２のいず
れにもポリシリコン層３の表面が平坦で図４に示すよう
な窪みが認められなかったが、比較例１ではポリシリコ
ン層３の表面中央部に窪みが認められた。
【００３５】また、参考例１ではポリシリコン層３の表
面中央部に窪みが認められたが、比較例１の場合よりも
軽微であった。このことから、タングステンシリサイド
層４の形成段階で燐原子を添加することでポリシリコン
層とタングステンシリサイド層４の界面に燐原子が格子
間原子として介在し、ポリシリコン層からのシリコン原
子の拡散を抑制していることが判った。また、実施例２
の結果を加味するとフォスフィン（燐原子）の添加量が
増えることによりポリシリコン層とタングステンシリサ
イド層の界面のより多くの格子欠陥を燐原子で埋め、シ
リコン原子の拡散をより確実に防止できることが判っ
た。
面中央部に窪みが認められたが、比較例１の場合よりも
軽微であった。このことから、タングステンシリサイド
層４の形成段階で燐原子を添加することでポリシリコン
層とタングステンシリサイド層４の界面に燐原子が格子
間原子として介在し、ポリシリコン層からのシリコン原
子の拡散を抑制していることが判った。また、実施例２
の結果を加味するとフォスフィン（燐原子）の添加量が
増えることによりポリシリコン層とタングステンシリサ
イド層の界面のより多くの格子欠陥を燐原子で埋め、シ
リコン原子の拡散をより確実に防止できることが判っ
た。
【００３６】実施例３ 本実施例では、参考例１と同一条件で成膜処理し、約１
５０オングストロームの下層５及び約８５０オングスト
ロームの上層６を得た後、側壁酸化処理前、具体的には
タングステンシリサイド膜を成膜した直後、あるいは側
壁酸化処理の直前に１００％の窒素ガス雰囲気下で１０
００℃、３０秒の短時間アニール処理を行った。次い
で、側壁酸化を行った後、実施例１の場合と同様の処理
を行ってタングステンシリサイド層を除去した後、ＳＥ
Ｍを用いて配線パターンの表面及び断面を観察した。こ
の結果、ポリシリコン層３の表面が平坦で窪みが認めら
れなかった。このことから、短時間アニールはタングス
テンシリサイド層の形成温度を高めてシリコン原子を活
性化する場合と同様にポリシリコン層とタングステンシ
リサイド層の界面でシリコン原子とタングステン原子の
相互拡散が起こって格子欠陥が是正され、ポリシリコン
層からのシリコン原子の拡散を防止できることが判っ
た。
５０オングストロームの下層５及び約８５０オングスト
ロームの上層６を得た後、側壁酸化処理前、具体的には
タングステンシリサイド膜を成膜した直後、あるいは側
壁酸化処理の直前に１００％の窒素ガス雰囲気下で１０
００℃、３０秒の短時間アニール処理を行った。次い
で、側壁酸化を行った後、実施例１の場合と同様の処理
を行ってタングステンシリサイド層を除去した後、ＳＥ
Ｍを用いて配線パターンの表面及び断面を観察した。こ
の結果、ポリシリコン層３の表面が平坦で窪みが認めら
れなかった。このことから、短時間アニールはタングス
テンシリサイド層の形成温度を高めてシリコン原子を活
性化する場合と同様にポリシリコン層とタングステンシ
リサイド層の界面でシリコン原子とタングステン原子の
相互拡散が起こって格子欠陥が是正され、ポリシリコン
層からのシリコン原子の拡散を防止できることが判っ
た。
【００３７】実施例４ 本実施例では、参考例１と同様の手順で図２に示すよう
にポリシリコン層３及びタングステンシリサイド層４を
形成し、タングステンシリサイド層４上に従来公知の方
法により約５０〜２００オングストロームのシリコン層
７を形成した後、例えばＴＥＯＳを用いてパッシベーシ
ョン層（図示せず）を形成した。次いで、実施例１と同
様の条件で電極／配線を形成した後、側壁酸化を行っ
た。その後、実施例１の場合と同様に手法によりエッチ
ング処理を施してタングステンシリサイド層４までを除
去した後、ポリシリコン層３の表面をＳＥＭにより観察
した結果、ポリシリコン層３の表面には窪みが認められ
なかった。このことから、タングステンシリサイド層上
のシリコン層が側壁酸化時のシリコン原子の供給源にな
っていることが確認された。
にポリシリコン層３及びタングステンシリサイド層４を
形成し、タングステンシリサイド層４上に従来公知の方
法により約５０〜２００オングストロームのシリコン層
７を形成した後、例えばＴＥＯＳを用いてパッシベーシ
ョン層（図示せず）を形成した。次いで、実施例１と同
様の条件で電極／配線を形成した後、側壁酸化を行っ
た。その後、実施例１の場合と同様に手法によりエッチ
ング処理を施してタングステンシリサイド層４までを除
去した後、ポリシリコン層３の表面をＳＥＭにより観察
した結果、ポリシリコン層３の表面には窪みが認められ
なかった。このことから、タングステンシリサイド層上
のシリコン層が側壁酸化時のシリコン原子の供給源にな
っていることが確認された。
【００３８】尚、上記各本実施例ではタングステンシリ
サイド膜を半導体装置へ適用した例について説明した
が、本発明のタングステンシリサイド膜はＬＣＤなどの
電極／配線構造にも適用することができる。
サイド膜を半導体装置へ適用した例について説明した
が、本発明のタングステンシリサイド膜はＬＣＤなどの
電極／配線構造にも適用することができる。
【００３９】
【発明の効果】本発明の請求項１〜請求項６に記載の発
明によれば、ポリサイド構造の電極及び配線内にボイド
を形成させることなく、歩留りを高めることができるタ
ングステンシリサイド膜の成膜方法及びタングステンシ
リサイド膜を含む導電膜の作製方法を提供することこと
ができる。
明によれば、ポリサイド構造の電極及び配線内にボイド
を形成させることなく、歩留りを高めることができるタ
ングステンシリサイド膜の成膜方法及びタングステンシ
リサイド膜を含む導電膜の作製方法を提供することこと
ができる。
【００４０】また、本発明の請求項７に記載の発明によ
れば、ポリサイド構造の電極及び配線内にボイドを形成
させることなく、歩留りを高めることができるゲート電
極／配線構造を提供することことができる。
れば、ポリサイド構造の電極及び配線内にボイドを形成
させることなく、歩留りを高めることができるゲート電
極／配線構造を提供することことができる。
【図１】本発明の一実施形態にかかる半導体装置の要部
を模式的に示す断面図である。
を模式的に示す断面図である。
【図２】本発明の他の実施形態にかかる半導体装置の要
部を模式的に示す断面図である。
部を模式的に示す断面図である。
【図３】側壁酸化により形成されたボイドを有する配線
構造を模式的に示す断面図である。
構造を模式的に示す断面図である。
【図４】図３に示す配線構造からポリシリコン層を残し
た状態を模式的に示す斜視図である。
た状態を模式的に示す斜視図である。
１ シリコン基板 ２ シリコン酸化膜 ３ ポリシリコン層 ４ タングステンシリサイド層 ５ タングステンシリサイド層（下層） ６ タングステンシリサイド層（上層） ７ シリコン層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大久保 和哉 山梨県韮崎市藤井町北下条2381番地の１ 東京エレクトロン山梨株式会社内 Ｆターム(参考） 4M104 BB01 CC05 DD45 DD80 FF14 GG14 HH08 5F033 HH04 HH28 PP03 PP04 PP09 PP33 TT08 VV06 5F040 DA01 DC01 EC02 EC05 EC07 EC13 FA04 FA05
Claims (7)
- 【請求項１】 ポリシリコン層上にタングステンシリサ
イド層を形成する際に、反応性ガスに燐原子を含むガス
を少なくともタングステンシリサイド層の形成初期段階
で添加すると共に、燐原子を含むガスの添加量を０．２
〜０．４５vol.％に設定したことを特徴とするタングス
テンシリサイド膜の成膜方法。 - 【請求項２】 ポリシリコン層上にタングステンシリサ
イド層を形成する際に、反応性ガスに燐原子を含むガス
を少なくともタングステンシリサイド層の形成初期段階
で添加し、タングステンシリサイド層の形成温度をポリ
シリコン層のシリコン原子が活性化する温度に設定する
ことを特徴とするタングステンシリサイド膜の成膜方
法。 - 【請求項３】 上記タングステンシリサイド層の形成温
度を少なくとも７００℃に設定することを特徴とする請
求項２に記載のタングステンシリサイド膜の成膜方法。 - 【請求項４】 反応性ガスに燐原子を含むガスを添加す
る第一の段階と、反応性ガスに燐原子を含むガスを添加
しない第二の段階を含むことを特徴とする請求項１〜請
求項３のいずれか１項に記載のタングステンシリサイド
膜の成膜方法。 - 【請求項５】 ポリシリコン層上にタングステンシリサ
イド層を成膜する工程と、上記タングステンシリサイド
層上にシリコン層を成膜する工程を有することを特徴と
するゲート電極／配線の作製方法。 - 【請求項６】 ポリシリコン層上にタングステンシリサ
イド層を成膜する工程と、ポリシリコン層及びタングス
テンシリサイド層を含むゲート電極／配線層の側壁を酸
化する工程と、これらの工程の間で行われる短時間アニ
ール工程とを有することを特徴とするゲート電極／配線
の作製方法。 - 【請求項７】 ポリシリコン層と、このポリシリコン層
上に形成されたタングステンシリサイド層と、このタン
グステンシリサイド層上に形成されたシリコン層とを有
することを特徴とするゲート電極／配線構造。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000002217A JP2001196326A (ja) | 2000-01-11 | 2000-01-11 | タングステンシリサイド膜の成膜方法及びゲート電極／配線の作製方法 |
| TW090100563A TWI243413B (en) | 2000-01-11 | 2001-01-10 | Method for depositing tungsten silicide film and method for preparing gate electrode/wiring |
| KR1020010001288A KR20010070488A (ko) | 2000-01-11 | 2001-01-10 | 텅스텐실리사이드막의 성막방법 및 게이트전극/배선의제작방법 |
| US09/757,583 US6821874B2 (en) | 2000-01-11 | 2001-01-11 | Method for depositing tungsten silicide film and method for preparing gate electrode/wiring |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000002217A JP2001196326A (ja) | 2000-01-11 | 2000-01-11 | タングステンシリサイド膜の成膜方法及びゲート電極／配線の作製方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001196326A true JP2001196326A (ja) | 2001-07-19 |
Family
ID=18531349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000002217A Pending JP2001196326A (ja) | 2000-01-11 | 2000-01-11 | タングステンシリサイド膜の成膜方法及びゲート電極／配線の作製方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6821874B2 (ja) |
| JP (1) | JP2001196326A (ja) |
| KR (1) | KR20010070488A (ja) |
| TW (1) | TWI243413B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100399943B1 (ko) * | 2001-12-29 | 2003-09-29 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 형성방법 |
| US8149404B2 (en) | 2008-06-13 | 2012-04-03 | Samsung Electronics Co., Ltd. | Method for aligning wafer and alignment apparatus using the method |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100447031B1 (ko) * | 2001-03-23 | 2004-09-07 | 삼성전자주식회사 | 텅스텐 실리사이드막의 형성방법 |
| JP2005072237A (ja) * | 2003-08-25 | 2005-03-17 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2011040513A (ja) * | 2009-08-10 | 2011-02-24 | Toshiba Corp | 半導体装置の製造方法及び半導体装置 |
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|---|---|---|---|---|
| US5258096A (en) * | 1992-08-20 | 1993-11-02 | Micron Semiconductor, Inc. | Method of forming local etch stop landing pads for simultaneous, self-aligned dry etching of contact vias with various depths |
| EP0785574A3 (en) | 1996-01-16 | 1998-07-29 | Applied Materials, Inc. | Method of forming tungsten-silicide |
| JPH10173179A (ja) * | 1996-12-11 | 1998-06-26 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
| JP3341619B2 (ja) * | 1997-03-04 | 2002-11-05 | 東京エレクトロン株式会社 | 成膜装置 |
| US6277720B1 (en) * | 1997-06-30 | 2001-08-21 | Texas Instruments Incorporated | Silicon nitride dopant diffusion barrier in integrated circuits |
| US6001718A (en) * | 1997-09-30 | 1999-12-14 | Kabushiki Kaisha Toshiba | Semiconductor device having a ternary compound low resistive electrode |
| GB2334592B (en) * | 1998-02-19 | 2002-11-13 | Mitel Semiconductor Ab | Adapter for coupling optical and electronic circuits |
| US6333274B2 (en) * | 1998-03-31 | 2001-12-25 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device including a seamless shallow trench isolation step |
| JP3754234B2 (ja) * | 1998-04-28 | 2006-03-08 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ゲート構造側壁の酸化膜の形成方法 |
| US6346734B2 (en) * | 1999-06-04 | 2002-02-12 | International Business Machines Corporation | Modified gate conductor processing for poly length control in high density DRAMS |
| US6797601B2 (en) * | 1999-06-11 | 2004-09-28 | Micron Technology, Inc. | Methods for forming wordlines, transistor gates, and conductive interconnects |
| US6255160B1 (en) * | 1999-10-29 | 2001-07-03 | Taiwan Semiconductor Manufacturing Company | Cell design and process for making dynamic random access memory (DRAM) having one or more Gigabits of memory cells |
| JP2002231821A (ja) * | 2001-01-31 | 2002-08-16 | Mitsubishi Electric Corp | 半導体装置の製造方法及び半導体装置 |
-
2000
- 2000-01-11 JP JP2000002217A patent/JP2001196326A/ja active Pending
-
2001
- 2001-01-10 KR KR1020010001288A patent/KR20010070488A/ko active IP Right Grant
- 2001-01-10 TW TW090100563A patent/TWI243413B/zh not_active IP Right Cessation
- 2001-01-11 US US09/757,583 patent/US6821874B2/en not_active Expired - Fee Related
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| KR100399943B1 (ko) * | 2001-12-29 | 2003-09-29 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 형성방법 |
| US8149404B2 (en) | 2008-06-13 | 2012-04-03 | Samsung Electronics Co., Ltd. | Method for aligning wafer and alignment apparatus using the method |
Also Published As
| Publication number | Publication date |
|---|---|
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| US20010008796A1 (en) | 2001-07-19 |
| TWI243413B (en) | 2005-11-11 |
| KR20010070488A (ko) | 2001-07-25 |
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