KR100399943B1 - 반도체 소자의 게이트 형성방법 - Google Patents
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Abstract
본 발명은 선택적 산화공정에 의한 텅스텐막과 폴리실리콘막 사이의 계면저항 증가를 억제하여 소자의 동작속도 저하를 방지할 수 있는 반도체 소자의 게이트 형성방법을 제공한다.
본 발명은 반도체 기판 상에 게이트 산화막, 폴리실리콘막, 텅스텐질화막, 및 텅스텐막을 순차적으로 형성하는 단계; 텅스텐막 상에 하드 마스크를 형성하는 단계; 하드 마스크를 식각마스크로하여 텅스텐막, 텅스텐질화막 및 폴리실리콘막을 식각하여 게이트를 형성하는 단계; 게이트가 형성된 기판을 선택적 산화공정으로 산화시켜 게이트 산화막 표면 및 게이트의 폴리실리콘막 측벽에만 재산화막을 형성하는 단계; 및 기판을 열처리하여 게이트의 텅스텐질화막과 폴리실리콘막의 계면에 텅스텐실리사이드 콘택들을 형성하는 단계를 포함하는 반도체 소자의 게이트 형성방법에 의해 달성될 수 있다. 바람직하게, 열처리는 H2 분위기에서, 800 내지 1100℃의 온도로 30초 내지 2시간 동안 수행한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 텅스텐막을 적용한반도체 소자의 게이트 형성방법에 관한 것이다.
반도체 소자의 고집적화에 따른 동작속도를 확보하기 위하여, 최근에는 폴리실리콘막과 텅스텐실리사이드(WSix)막이 적층된 폴리사이드 구조의 게이트 대신, 고온에서의 열안정성이 우수하고 폴리사이드 게이트 보다 낮은 비저항을 갖는 텅스텐(W)/폴리실리콘 구조의 게이트를 형성하고 있다.
한편, 텅스텐/폴리실리콘 구조의 게이트를 형성할 때에는, 텅스텐의 증착특성에 의해 텅스텐막 내에 함유되는 불소(F) 및 수소(H) 원자의 확산에 의한 GOI(Gate Oxide Integrity) 특성 저하를 방지하기 위하여 폴리실리콘막과 텅스텐막 사이에 텅스텐 질화막(WNx)과 낮은 비저항의 배리어 금속막을 개재하여야 한다.
또한, 게이트 형성을 위한 식각 공정 후, 게이트 산화막의 손상을 복구하기 위하여 산화분위기에서 재산화공정을 실시하는데, 이때 폴리사이드 구조의 게이트에서는 텅스텐실리사이드 표면에 조밀한 SiO2막이 형성되기 때문에 재산화공정에 의한 저항증가가 야기되지 않는 반면, 텅스텐/폴리실리콘 구조의 게이트에서는 텅스텐막의 산화로 인한 부피팽창에 의해 게이트 필링(peeling) 현상이 야기되어 급격한 저항증가가 야기된다. 따라서, 텅스텐/폴리실리콘 구조의 게이트에서는 이러한 재산화공정으로 텅스텐막의 산화를 막으면서 폴리실리콘만을 선택적으로 산화시키는 선택적산화(selective oxidation) 공정을 적용하고 있다.
도 1은 텅스텐/텅스텐질화막/폴리실리콘막 구조로 이루어진 종래의 게이트를 나타낸 단면도로서, 도 1을 참조하여 그 형성방법을 설명한다.
도 1을 참조하면, 반도체 기판(10) 상에 게이트 산화막(11)을 형성하고, 게이트 산화막(11) 상에 도핑된 폴리실리콘막(12), 텅스텐질화막(WNx; 13), 텅스텐막(14) 및 하드 마스크용 절연막을 순차적으로 형성한다. 그 다음, 포토리소그라피 및 식각공정으로 절연막을 패터닝하여 하드 마스크(15)를 형성하고, 하드 마스크(15)를 식각 마스크로하여 텅스텐막(14), 텅스텐질화막(13) 및 폴리실리콘막(12)을 식각하여 게이트(100)를 형성한다.
그 후, 게이트(100) 형성을 위한 식각시 손상된 게이트 산화막(11)을 복구하기 위하여, 선택적 산화공정을 수행하여 게이트 산화막(11) 표면 및 폴리실리콘막(12) 측벽에 재산화막(16)을 형성한다. 여기서, 선택적 산화공정은 H2O/H2 분위기에서 텅스텐(W)과 실리콘(Si)의 산화에 대한 깁스 자유에너지(Gibb's free energy) 차이를 이용하여 실리콘막을 선택적으로 산화시키는 공정으로서, 도 2에 도시된 바와 같이, 실리콘막의 선택적 산화는 H2O/H2 비와 온도에 따라 조건이 변화하는데, 일반적으로는 0.01 내지 1.0 범위의 H2O/H2 비로 700 내지 1100℃의 온도에서, 30초 내지 2시간 동안 수행한다.
그러나, 선택적 산화공정시, 게이트(100) 측부의 텅스텐질화막(13)과 폴리실리콘막(12)의 계면을 통한 산소(O) 확산으로 인하여, 도 1에 도시된 바와 같이, 이들 계면에 SiON막(17)이 형성되어 텅스텐막(14)과 폴리실리콘막(12)의 계면저항을 증가시키게 된다. 또한, 이러한 SiON막(17)은 고집적화에 따른 디자인룰 감소에 따라, 그 영역이 더욱더 증가되어 계면저항을 급격하게 증가시키고, 결국 게이트의 저항을 증가시킴으로써 소자의 동작속도를 저하시키게 된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 선택적 산화공정에 의한 텅스텐막과 폴리실리콘막 사이의 계면저항 증가를 억제하여 소자의 동작속도 저하를 방지할 수 있는 반도체 소자의 게이트 형성방법을 제공하는데 그 목적이 있다.
도 1은 종래의 반도체 소자의 게이트를 나타낸 단면도.
도 2는 H2O/H2 비와 온도에 따른 선택적 산화공정 마진을 나타낸 그래프.
도 3은 본 발명의 실시예에 따른 반도체 소자의 게이트를 나타낸 단면도.
※도면의 주요부분에 대한 부호의 설명
20 : 반도체 기판 21 : 게이트 산화막
22 : 폴리실리콘막 23 : 텅스텐질화막
24 : 텅스텐막 25 : 하드 마스크
26 : 재산화막 27 : SiON막
28 : 텅스텐실리사이드 콘택
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 반도체 기판 상에 게이트 산화막, 폴리실리콘막, 텅스텐질화막, 및 텅스텐막을 순차적으로 형성하는 단계; 텅스텐막 상에 하드 마스크를 형성하는 단계; 하드 마스크를 식각마스크로하여 텅스텐막, 텅스텐질화막 및 폴리실리콘막을 식각하여 게이트를 형성하는 단계; 게이트가 형성된 기판을 선택적 산화공정으로 산화시켜 게이트 산화막 표면 및 게이트의 폴리실리콘막 측벽에만 재산화막을 형성하는 단계; 및 기판을 열처리하여 게이트의 텅스텐질화막과 폴리실리콘막의 계면에 텅스텐실리사이드 콘택들을 형성하는 단계를 포함하는 반도체 소자의 게이트 형성방법에 의해 달성될 수 있다.
바람직하게, 열처리는 H2 분위기에서, 800 내지 1100℃의 온도로 30초 내지 2시간 동안 수행한다. 이때, 텅스텐실리사이드 콘택의 직경은 20Å 이상, 바람직하게는 약 40Å 이다. 또한, 텅스텐질화막은 비정질상태로 형성하며, 선택적 산화공정은 H2O/H2 분위기에서, 0.01 내지 1.0 범위의 H2O/H2 비로 700 내지 1100℃의온도에서 30초 내지 2시간 동안 수행한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 3은 본 발명의 실시예에 따른 반도체 소자의 게이트를 나타낸 단면도로서, 도 3을 참조하여 그 형성방법을 설명한다.
도 3을 참조하면, 반도체 기판(20) 상에 게이트 산화막(21)을 형성하고, 게이트 산화막(21) 상에 도핑된 폴리실리콘막(22), 텅스텐질화막(WNx; 23), 텅스텐막(24) 및 하드 마스크용 절연막을 순차적으로 형성한다. 여기서, 텅스텐질화막(23)은 50 내지 200Å의 두께로 형성하며, x 〈 0.5 인 비정질 상태로 형성한다. 또한, 텅스텐막은 500 내지 2000Å의 두께로 형성한다. 그 다음, 포토리소그라피 및 식각공정으로 절연막을 패터닝하여 하드 마스크(25)를 형성하고, 하드 마스크(25)를 식각 마스크로하여 텅스텐막(24), 텅스텐질화막(23) 및 폴리실리콘막(22)을 식각하여 게이트(200)를 형성한다.
그 후, 게이트(200) 형성을 위한 식각시 손상된 게이트 산화막(21)을 복구하기 위하여, 선택적 산화공정을 수행하여 게이트 산화막(21) 표면 및 폴리실리콘막(22) 측벽에 재산화막(26)을 형성한다. 여기서, 선택적 산화공정은 H2O/H2 분위기에서 수행하며, 바람직하게는 0.01 내지 1.0 범위의 H2O/H2 비로 700 내지 1100℃의 온도에서, 30초 내지 2시간 동안 수행한다. 이때, 종래와 마찬가지로 텅스텐질화막(23)과 폴리실리콘막(22)의 계면에 약 20Å 두께의 SiON막(27)이형성된다.
그 다음, SiON막(27)에 의한 계면저항 증가를 억제하기 위하여, H2 분위기에서 열처리를 수행한다. 바람직하게, 열처리는 800 내지 1100℃의 온도에서 30초 내지 2시간 동안 수행한다. 이에 따라, 폴리실리콘막(22)의 실리콘이 SiON막(27)을 관통하여 텅스텐질화막(23) 내부로 확산하여 텅스텐과 반응함으로써, 폴리실리콘막(22)과 텅스텐질화막(22) 사이에 직경이 SiON막(27)의 두께, 즉 20Å 이상, 바람직하게는 약 40Å 정도로 텅스텐실리사이드(WSix) 콘택들(28)이 형성되어, 텅스텐막(23)과 폴리실리콘막(22) 사이의 계면저항이 감소된다.
상기 실시예에 의하면, 선택적 산화공정 후 H2 분위기에서 열처리를 수행하여 텅스텐질화막과 폴리실리콘막의 계면에 텅스텐실리사이드 콘택들을 형성함으로써, 선택적 산화공정시 이들 계면 사이에 발생된 SiON막으로 인한 텅스텐막과 폴리실리콘막 사이의 계면저항 증가를 억제할 수 있다. 이에 따라, 예컨대 0.1㎛ 이하의 디자인룰을 갖는 고집적 반도체 소자에서도 게이트 저항 증가를 억제하는 것이 가능하여 소자의 동작속도 저하를 방지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 선택적 산화공정에 의한 텅스텐막과 폴리실리콘막 사이의 계면저항 증가를 억제하여 게이트의 저항증가를 방지함으로써, 고집적화에 대응하는 우수한 동작속도를 확보할 수 있다.
Claims (8)
- 반도체 기판 상에 게이트 산화막, 폴리실리콘막, 텅스텐질화막, 및 텅스텐막을 순차적으로 형성하는 단계;상기 텅스텐막 상에 하드 마스크를 형성하는 단계;상기 하드 마스크를 식각마스크로하여 상기 텅스텐막, 텅스텐질화막 및 폴리실리콘막을 식각하여 게이트를 형성하는 단계;상기 게이트가 형성된 기판을 선택적 산화공정으로 산화시켜 상기 게이트 산화막 표면 및 상기 게이트의 폴리실리콘막 측벽에만 재산화막을 형성하는 단계; 및상기 기판을 열처리하여 상기 게이트의 텅스텐질화막과 상기 폴리실리콘막의 계면에 텅스텐실리사이드 콘택들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서,상기 열처리는 H2 분위기에서 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 2 항에 있어서,상기 열처리는 800 내지 1100℃의 온도에서 30초 내지 2시간 동안 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서,상기 텅스텐실리사이드 콘택의 직경은 20Å 이상인 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 4 항에 있어서,상기 텅스텐실리사이드 콘택의 직경은 약 40Å 인 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서,선택적 산화공정은 H2O/H2 분위기에서 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 6 항에 있어서,상기 선택적 산화공정은 0.01 내지 1.0 범위의 H2O/H2 비로 700 내지 1100℃의 온도에서 30초 내지 2시간 동안 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서,상기 텅스텐질화막은 비정질 상태로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
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| JP2000196082A (ja) * | 1998-12-22 | 2000-07-14 | Hyundai Electronics Ind Co Ltd | 半導体素子のゲ―ト電極形成方法 |
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2001
- 2001-12-29 KR KR10-2001-0088244A patent/KR100399943B1/ko not_active IP Right Cessation
Patent Citations (7)
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