JP3539491B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3539491B2 JP3539491B2 JP2001049596A JP2001049596A JP3539491B2 JP 3539491 B2 JP3539491 B2 JP 3539491B2 JP 2001049596 A JP2001049596 A JP 2001049596A JP 2001049596 A JP2001049596 A JP 2001049596A JP 3539491 B2 JP3539491 B2 JP 3539491B2
- Authority
- JP
- Japan
- Prior art keywords
- dummy gate
- film
- forming
- gate electrode
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 45
- 239000004065 semiconductor Substances 0.000 title claims description 39
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 239000000463 material Substances 0.000 claims description 27
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 25
- 239000000758 substrate Substances 0.000 claims description 24
- 229910021332 silicide Inorganic materials 0.000 claims description 23
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 23
- 229910052710 silicon Inorganic materials 0.000 claims description 21
- 239000010703 silicon Substances 0.000 claims description 21
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 18
- 238000000151 deposition Methods 0.000 claims description 15
- 230000003647 oxidation Effects 0.000 claims description 13
- 238000007254 oxidation reaction Methods 0.000 claims description 13
- 238000006243 chemical reaction Methods 0.000 claims description 12
- 239000010936 titanium Substances 0.000 claims description 12
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 8
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 8
- 238000009792 diffusion process Methods 0.000 claims description 8
- 239000001301 oxygen Substances 0.000 claims description 8
- 229910052760 oxygen Inorganic materials 0.000 claims description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 8
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 7
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 claims description 6
- 230000001590 oxidative effect Effects 0.000 claims description 5
- 229910052719 titanium Inorganic materials 0.000 claims description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 4
- 229910052759 nickel Inorganic materials 0.000 claims description 4
- 238000007517 polishing process Methods 0.000 claims description 4
- 239000010941 cobalt Substances 0.000 claims description 2
- 229910017052 cobalt Inorganic materials 0.000 claims description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 2
- 239000012535 impurity Substances 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 238000005498 polishing Methods 0.000 description 29
- 229910052751 metal Inorganic materials 0.000 description 26
- 239000002184 metal Substances 0.000 description 26
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 23
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 23
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 18
- 239000010410 layer Substances 0.000 description 17
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 16
- 239000000126 substance Substances 0.000 description 14
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 12
- 230000008569 process Effects 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 238000000137 annealing Methods 0.000 description 10
- 238000004140 cleaning Methods 0.000 description 8
- 229910004298 SiO 2 Inorganic materials 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 239000002253 acid Substances 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 239000007772 electrode material Substances 0.000 description 5
- 238000010306 acid treatment Methods 0.000 description 4
- 239000003795 chemical substances by application Substances 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 238000006722 reduction reaction Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 239000007788 liquid Substances 0.000 description 3
- 229910021341 titanium silicide Inorganic materials 0.000 description 3
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 239000004744 fabric Substances 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229910017604 nitric acid Inorganic materials 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 230000009257 reactivity Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 239000006117 anti-reflective coating Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 229910052723 transition metal Inorganic materials 0.000 description 1
- 150000003624 transition metals Chemical class 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/927—Electromigration resistant metallization
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法、詳しくはシリサイド化工程、及び、ゲート電極置き換え工程を利用する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
ＭＯＳトランジスタの微細化、高精度化に伴って、ゲート長が縮小化されていくと、ゲート電極の配線抵抗の増加に伴うトランジスタ特性の低下が問題となってくる。
【０００３】
特開平１０−１８９９６６号に代表される従来のトランジスタの製造工程を図４（ａ）〜（ｅ）を用いて説明する。図４（ａ）に示すように、ＲＩＥ法等を用いてＳｉ基板６１に溝を掘り、その溝に絶縁膜を埋め込むことにより素子分離層６２を形成する。次に、厚さ５ｎｍ程度のＳｉＯ2膜６３を形成し、このＳｉＯ2膜６３の上にダミーゲートパターン６４を形成するための窒化膜を膜厚３００ｎｍ程度全面に堆積し、リソグラフィー法とＲＩＥ法によりダミーゲートパターン６４を加工する。次に、ＬＤＤ構造を形成するために、ダミーゲートパターン６４をマスクとして、イオン注入を行うことにより拡散層６８ｂを形成する。次に、ＳｉＯ2膜を全面に堆積した後、全面のＲＩＥを行い、ダミーゲートパターン６４の即席に膜厚２０ｎｍ程度のＳｉＯ2膜６７を形成する。その後、イオン注入を行い拡散層６８ａを形成し、ＬＤＤ構造を作製する。
【０００４】
次に、図４（ｂ）に示すように、全面にＣＶＤ−ＳｉＯ2膜の点線を例えば３０ｎｍ程度堆積し、熱処理により拡散層内の注入イオンの活性化を行いソース／ドレイン６８を形成する。この後、ＣＭＰによって全面の平坦化を行い、ダミーゲートパターン６４となる窒化膜の表面を露出させる。
【０００５】
次に、図４（ｃ）に示すように、露出したダミーゲートパターン６４を選択的に除去し、素子分離層６２及びＳｉＯ2膜６３の表面を露出させる。その後、レジスト膜（図示せず）、層間絶縁膜７２及び側壁絶縁膜６７をマスクとして、所望のチャネル領域にのみチャネルイオン注入を行う。
【０００６】
次に、図４（ｄ）に示すように、ＳｉＯ2膜６３を希フッ酸溶液などで除去した後、全面にゲート絶縁膜７３を堆積する。そして、ゲート電極として、例えばメタル膜７４を全面に堆積する。
【０００７】
次に、図４（ｅ）に示すように、全面をＣＭＰすることにより、メタル膜７４及びゲート絶縁膜７３をダミーゲートパターン６４を除去した後の溝の中に埋め込み、ゲート電極７４ａを形成する。次に、全面に層間絶縁膜７６を堆積した後、ソース／ドレイン６８及びゲート電極７４ａに達するコンタクト孔を形成し、Ａｌ層を堆積した後パターニングして配線７５を形成する。
【０００８】
このように、ダミーゲート電極６４を利用して、拡散層６８ａ、６８ｂ形成後に、ダミーゲート電極６４をメタルゲート電極７４ａに置き換える技術である。このようなゲート電極置き換えプロセスにより、ゲート電極の配線抵抗の増加を回避することが可能となる。
【０００９】
一方、ソース／ドレインに代表される拡散層は、微細化に伴ってその接合深さが浅くなり、配線抵抗の増大化を招くが、一般的にはサリサイド技術によってこの課題を解決してきた。ここにおけるサリサイド技術は、活性領域のソース／ドレイン上、及びゲート電極の多結晶シリコン上に、Ｔｉ、Ｃｏ、Ｎｉ等のviii族の遷移金属を貼り付け、熱処理によるシリコンと金属とのシリサイド化反応を利用したものである。ソース／ドレイン領域の拡散層及びゲート電極配線の低抵抗化の観点から、重要な技術の一つである。
【００１０】
ゲート電極置き換えプロセスにおいても、このサリサイド技術は適用されていくものと考えられる。
【００１１】
【発明が解決しようとする課題】
しかしながら、ゲート電極置き換えプロセスに従来のサリサイド技術を適用するには問題が生じる。以下、図３に基づいて説明する。
【００１２】
まず、図３（ａ）に示すように、ＲＩＥ法等を用いてＳｉ基板４１に溝を掘り、その溝に絶縁膜を埋め込むことにより素子分離層４２を形成する。その後、従来の技術において説明したような方法で、ソース／ドレイン４８、側壁絶縁膜４７及びダミーゲート電極４４ａを形成する。ここにおいて、ダミーゲート電極４４ａとして使用される材料は、プロセスの簡便性やコスト面から、窒化シリコンや多結晶シリコンを用いる。
【００１３】
次に、図３（ｂ）に示すように、全面にシリサイド材料となる金属５０を堆積する。
【００１４】
続いて、図３（ｃ）に示すように、Ｓｉ基板４１を熱処理し、ソース／ドレイン４８表面にシリサイド反応を生じさせ、金属シリサイド層５１を形成後、未反応分の金属を硫酸を含む酸洗浄で除去する。
【００１５】
ここにおいて、ダミーゲート電極４４ａの材料として用いる窒化シリコンや多結晶シリコンはシリサイド材料となる金属に活性であるので、ダミーゲート電極４４ａが金属５０とシリサイド反応が生じ、表面に金属シリサイド５５が形成されることとなる。
【００１６】
次に、図３（ｄ）に示すように、層間絶縁膜５２を堆積し、ＣＭＰによりダミーゲート電極４４の表面部が露出するまで平坦化処理を行う。
【００１７】
次に、希フッ酸溶液等によるウェットエッチング処理を施すことによりダミーゲート電極４４ａの除去を行うが、このとき、金属シリサイド５５は残存される。
【００１８】
従って、図３（ｆ）に示すように、金属シリサイド５５がダミーゲート電極４４ａの除去を疎外したり、あるいは残存した金属シリサイド５５によりダミーゲート電極除去領域への高誘電ゲート膜５３および金属電極膜５４の堆積を妨げるという問題が生じる。
【００１９】
そこで、本発明は、上記問題点を解決するものであり、ゲート電極置き換えプロセスにシリサイド化技術を適用することを可能とするものである。
【００２０】
【課題を解決するための手段】
上記課題を解決する為に、半導体基板上にダミーゲートを形成した後、前記ダミーゲートをマスクとして用いて、上記半導体基板に、ソース／ドレイン領域となる不純物拡散領域を形成する工程と、シリサイド化により、前記ソース／ドレイン領域にシリサイド層を形成する工程と、前記半導体基板上に絶縁膜を堆積後、研磨処理を行うことにより、前記ダミーゲートを露出させ、前記ダミーゲートを除去する工程と、該工程後、導電膜を堆積して、研磨処理を行うことにより、前記ダミーゲートが除去された部分に、ゲート電極を形成する工程とを有する、半導体装置の製造方法において、前記半導体基板上に、シリコンを含むダミーゲート形成材料を堆積した後、その上面に反射防止膜を堆積して、その上に、レジスト膜を塗布する工程と、該レジスト膜をパターンニングした後、該レジストパターンをマスクとして用いて、前記ダミーゲート形成材料をエッチングすることにより、前記ダミーゲートを形成する工程と、前記レジストパターンの剥離後、前記反射防止膜を酸化することにより、後工程でのシリサイド化阻止材料として利用し、前記ソース／ドレイン領域にのみシリサイド層を形成する工程とを設けたことを特徴とする、半導体装置の製造方法である。
【００２１】
また、前記反射防止膜は、窒化チタンであることを特徴とする半導体装置の製造方法である。
【００２２】
また、前記反射防止膜を酸化する工程が、酸素、またはオゾンを利用した熱酸化あるいはプラズマ酸化であることを特徴とする半導体装置の製造方法である。
【００２３】
また、前記シリコンとのシリサイド化反応をする材料が、チタン、コバルト、ニッケルであることを特徴とする半導体装置の製造方法である。
【００２４】
また、前記シリコンを含むダミーゲート形成材料は、多結晶シリコンあるいは窒化シリコンであることを特徴とする半導体装置の製造方法である。
【００２５】
上述した方法によると、サリサイド法でソース／ドレインの低抵抗化を図りながら、ダミーゲート電極のシリサイド化反応を防止することができるため、ゲート置き換え工程を容易に進行させることが可能となる。
【００２６】
さらに、フォトアライメントの加工精度の改善が可能となるとともに、酸化チタンが機械化学研磨のストッパとしても作用するためプロセスの加工の安定性が向上する。
【００２７】
【発明の実施の形態】
（実施形態１）
次に、本発明の第１の実施形態について図面を参照して説明する。
【００２８】
尚、図面はこの発明が理解できる程度に、各構成成分の寸法、形状および配設位置を概略的に示しているにすぎない。又、以下の説明では、特定の材料および特性の数値的条件を挙げて説明するが、これら材料および条件は単なる好適例にすぎず、従ってこれらに何ら限定されるものではない。
【００２９】
図１は本発明の第１の実施形態に係る半導体装置の製造工程を示す概略断面図である。
【００３０】
まず、半導体基板１上に、公知の技術で素子分離絶縁膜２を形成し、ダミーゲート酸化膜３及びダミーゲート電極となる多結晶シリコン４を堆積する。この時の多結晶シリコン４の膜厚は約２００ｎｍである（図１（ａ）参照）。
【００３１】
次に、下地の段差に起因して生じる露光の反射防止のための反射防止膜として、窒化チタン５を約１０ｎｍ堆積した後、フォトレジスト６を半導体基板１上に塗布する（図１（ｂ）参照）。
【００３２】
一般的に、アライメント工程における半導体基板は、種々の工程を経由してきており、表面には段差が生じており、露光の際に、この段差に起因した光の反射干渉で転写パターンの一部がくびれるという問題が生じるため、有機あるいは無機材料が反射防止膜として堆積される。
【００３３】
続いて、従来のフォトリソグラフィー技術によりフォトレジスト６をパターニングした後、形成されたレジストパターンをマスクとしてドライエッチング法により窒化チタン５、多結晶シリコン４を順次エッチングする。エッチング終了後、マスクとしてのフォトレジストを酸素プラズマで処理し、レジストパターンを除去することによりダミーゲート電極４ａを形成する（図１（ｃ）参照）。
【００３４】
さらに、半導体基板１上にＣＶＤ法で酸化シリコンを１００ｎｍ堆積した後、ドライエッチング法でエッチバックし、サイドウォール絶縁膜７を形成する。この後、イオン注入およびシリコンの結晶欠陥回復のためのアニール熱処理でソース／ドレイン領域８を形成する。この際の、アニール温度は８００℃以下が望ましい。この範囲のアニール温度とすると、窒化チタンと多結晶シリコンとの界面での還元反応を回避することが可能となる。なお、本実施形態では７００℃のアニール温度とした（図１（ｄ）参照）。
【００３５】
次に、半導体基板１を４００℃のオゾン／酸素混合ガスのプラズマ雰囲気中に１０分程度載置し、窒化チタン５ａを酸化チタン９に酸化変換しシリサイド化反応阻止膜としての役割を担わせる（図１ｅ参照）。なお、この際の酸化温度は、３５０〜５００℃が望ましい。また、窒化チタン５ａは、深さ方向全てに渡って酸化する必要はなく、表面から５ｎｍ程度まで酸化されれば充分である。このとき、ソース／ドレイン領域８表面部も酸化されるが、後で弗化水素酸（ＨＦ：以下フッ酸と略記する）によるウェットエッチング処理を施すことにより除去されるが、酸化チタン９はフッ酸によるエッチング速度は遅いので残される。
【００３６】
次に、ＰＶＤ法により半導体基板１上にＴｉ１０を約５０ｎｍ程度スパッタ蒸着する（図１（ｆ）参照）。
【００３７】
続いて、半導体基板１を熱処理し、ソース／ドレイン領域８表面にシリサイド反応を生じさせ、チタンシリサイド層１１を形成後、未反応部のＴｉを硫酸を含む酸洗浄液で除去する（図１（ｇ）参照）。この工程では、酸化チタン９がＴｉ１０によってシリサイド反応が起きる際のバリア材として作用するため下方に存在する多結晶シリコンのダミーゲート４ａのバリア材として作用するため多結晶シリコンのダミーゲート４ａのシリサイド化を防止することが可能となる。また、バリア材の窒化チタン５ａあるいは酸化チタン９は、金属チタンに比べ、シリコンとの反応性が小さい。低温条件等のシリサイドアニールの条件選択で、ダミーゲート電極である多結晶シリコンのシリサイド化を抑制することが可能となる。未反応部のＴｉの除去洗浄の際には、酸化チタン９が一部エッチングされるが、特にデバイス上においては問題は生じない程度である。なお、酸化チタン９の洗浄工程におけるエッチングが問題となるレベルとなるときには、洗浄液の化学材料の種類や液温度により改善することが可能である。
【００３８】
次に、ＣＶＤ法を用いてシリコン絶縁膜１２を１５００ｎｍ堆積後、機械化学研磨法によりダミーゲート電極表面が露出するまで研磨する（図１（ｈ）参照）。機械化学研磨法では、ダミーゲート電極表面が現れた時点で研磨を停止することは困難であるが、シリコン絶縁膜１２とゲート電極材料との研磨の選択比を向上させることで対応している。例えば、機械化学研磨装置における研磨布や処理中に導入される研磨剤を替えることで選択比を向上させる。研磨剤として一般的なシリカ系の研磨剤を用いた場合には、シリコン酸化膜の対酸化チタン９の研磨選択比は数百となり、対多結晶シリコン、対窒化シリコンのそれぞれの選択比〜１、〜４に対して非常に高い値となるため、機械化学研磨の終点時検出が可能となる。
即ち、本発明の酸化チタン９は、研磨終点検知が容易となるという効果ももたらすもので、ゲート電極膜厚の薄膜化やシリコン絶縁膜１２の研磨量のバラツキ低減が容易となる。
【００３９】
その後、濃硫酸で処理し酸化チタン９を溶解除去し、ダミーゲート電極を金属ゲート電極に置換し、トランジスタが作製される。即ち、硫酸処理でダミーゲート電極４ａ上の酸化チタン９を除去した後、フッ酸―硝酸の混酸でダミーゲート電極４ａを除去する。
【００４０】
続いて、ゲート領域のダミーゲート酸化膜３をフッ酸処理で除去する（図１（ｉ）参照）。Ｔａ2Ｏ5やＺｒＯ2等の高誘電ゲート膜１３を堆積した後、金属ゲート電極材料１４を堆積する（図１（ｊ）参照）。
【００４１】
最後に、機械化学研磨法で研磨し、ゲート領域に高誘電ゲート膜１３と金属ゲート電極１４ａを残して堆積膜を研磨除去する（図１（ｋ）参照）。
【００４２】
さらに、保護形成膜、コンタクトホール開口、金属配線の工程を経て、半導体装置が作製される。
【００４３】
なお、上述の実施形態においては、ダミーゲート電極材料として多結晶シリコンの例を挙げたが、窒化シリコン、窒酸化シリコンやＳｉＧｅを使用しても構わない。
【００４４】
また、窒化チタンの酸化法に対しても、上述したプラズマ酸化以外に、従来法である酸素雰囲気酸化、あるいはオゾン雰囲気酸化を利用しても構わない。
【００４５】
さらに、シリサイドに用いる金属材料には、Ｔｉ以外にＣｏやＮｉを使用しても構わない。
（第２実施形態）
次に、本発明の第２の実施形態について図面を参照して説明する。
【００４６】
図２は本発明の第２の実施形態に係る半導体装置の製造方法を示す概略断面図である。
【００４７】
まず、半導体基板２１上に、公知の技術で素子分離絶縁膜２２を形成し、ダミーゲート酸化膜２３及びダミーゲート電極となる多結晶シリコン２４を堆積する。この時の多結晶シリコン２４の膜厚は約２００ｎｍである（図２（ａ）参照）。
【００４８】
次に、下地の段差に起因して生じる露光の反射防止のための反射防止膜として、窒化チタン２５を約１０ｎｍ堆積した後、フォトレジスト２６を半導体基板２１上に塗布する（図２（ｂ）参照）。
【００４９】
続いて、従来のフォトリソグラフィー技術によりフォトレジスト２６をパターニングした後、形成されたレジストパターンをマスクとしてドライエッチング法により窒化チタン２５、多結晶シリコン２４を順次エッチングする。エッチング終了後、マスクとしてのフォトレジストを酸素プラズマで処理し、レジストパターンを除去することによりダミーゲート電極２４ａを形成する。（図２（ｃ）参照）。
【００５０】
次に、４００℃のオゾン／酸素混合ガスのプラズマ雰囲気中に約１０分程度晒し、反射防止膜として窒化チタン２５ａを酸化チタン２９に酸化変換する（図２（ｄ）参照）。
【００５１】
次に、半導体基板２１上にＣＶＤ法で酸化シリコンを１００ｎｍ堆積した後、ドライエッチング法でエッチバックし、サイドウォール絶縁膜２７を形成する。この後、イオン注入およびシリコンの結晶欠陥回復及び注入されたイオンの活性化のためのアニール熱処理でソース／ドレイン領域２８を形成する。この際の、アニール温度は８００℃以下が望ましい。この範囲のアニール温度とすると、窒化チタンと多結晶シリコンとの界面での還元反応を回避することが可能となる。なお、本実施形態では７００℃のアニール温度とした（図２（ｅ）参照）。
【００５２】
次に、ＰＶＤ法により半導体基板１上にＴｉ３０を約５０ｎｍ程度スパッタ蒸着する（図２（ｆ）参照）。
【００５３】
続いて、半導体基板２１を熱処理し、ソース／ドレイン領域２８表面にシリサイド反応を生じさせ、チタンシリサイド層３１を形成後、未反応部のＴｉを硫酸を含む酸洗浄液で除去する（図２（ｇ）参照）。この工程では、酸化チタン２９がＴｉ３０によってシリサイド反応が起きる際のバリア材として作用するため，下方に存在する多結晶シリコンのダミーゲート２４ａのバリア材として作用するため多結晶シリコン２４ａのシリサイド化を防止することが可能となる。また、バリア材の窒化チタン２５ａあるいは酸化チタン２９は、金属チタンに比べ、シリコンとの反応性が小さい。低温条件等のシリサイドアニールの条件選択で、ダミーゲート電極である多結晶シリコンのシリサイド化を抑制することが可能となる。未反応部のＴｉの除去洗浄の際には、酸化チタン２９が一部エッチングされるが、特にデバイス上においては問題は生じない程度である。なお、酸化チタン２９の洗浄工程におけるエッチングが問題となるレベルとなるときには、洗浄液の化学材料の種類や液温度により改善することが可能である。
【００５４】
次に、ＣＶＤ法を用いてシリコン絶縁膜３２を１５００ｎｍ堆積後、機械化学研磨法によりダミーゲート電極表面が現れるまで研磨する（図２（ｈ）参照）。機械化学研磨法では、ダミーゲート電極表面が現れた時点で研磨を停止することは困難であるが、シリコン絶縁膜３２とゲート電極材料との研磨の選択比を向上させることで対応している。例えば、機械化学研磨装置における研磨布や処理中に導入される研磨剤を替えることで選択比を向上させる。研磨剤として一般的なシリカ系の研磨剤を用いた場合には、シリコン酸化膜の対酸化チタン２９の研磨選択比は数百となり、対多結晶シリコン、対窒化シリコンのそれぞれの選択比〜１、〜４に対して非常に高い値となるため、機械化学研磨の終点時検出が可能となる。
即ち、本発明の酸化チタン２９は、研磨終点検知が容易となるという効果ももたらすもので、ゲート電極膜厚の薄膜化やシリコン絶縁膜３２の研磨量のバラツキ低減が容易となる。
【００５５】
その後、濃硫酸で処理し酸化チタン２９を溶解除去し、ダミーゲート電極を金属ゲート電極に置換し、トランジスタが作製される。即ち、硫酸処理でダミーゲート電極２４ａ上の酸化チタン２９を除去した後、フッ酸―硝酸の混酸でダミーゲート電極２４ａを除去する。
【００５６】
続いて、ゲート領域のダミーゲート酸化膜２３をフッ酸処理で除去する（図２（ｉ）参照）。そして、Ｔａ2Ｏ5やＺｒＯ2等の高誘電ゲート膜３３を堆積した後、金属ゲート電極材料３４を堆積する（図２（ｊ）参照）。
【００５７】
最後に、機械化学研磨法で研磨し、ゲート領域に高誘電ゲート膜３３と金属ゲート電極３４ａを残して堆積膜を研磨除去する（図２（ｋ）参照）。
【００５８】
さらに、形成保護膜、コンタクトホール開口、金属配線の工程を経て、半導体装置が作製される。
【００５９】
なお、上述の実施形態においては、ダミーゲート電極材料として多結晶シリコンの例を挙げたが、窒化シリコン、窒酸化シリコンやＳｉＧｅを使用しても構わない。
【００６０】
また、窒化チタンの酸化法に対しても、上述したプラズマ酸化以外に、従来法である酸素雰囲気酸化、あるいはオゾン雰囲気酸化を利用しても構わない。
【００６１】
さらに、シリサイドに用いる金属材料には、Ｔｉ以外にＣｏやＮｉを使用しても構わない。
【００６２】
【発明の効果】
本発明によると、サリサイド法でソース／ドレインの低抵抗化を図りながら、ダミーゲート電極のシリサイド化反応を防止することができるため、ゲート置き換え工程を容易に進行させることができる。
【００６３】
さらに、シリサイド化反応防止のためのバリアとして用いられる酸化チタンは、フォトアライメント工程における反射防止膜として堆積される窒化チタンを酸化することにより形成されるため、新規に堆積する必要がないので、フォトアライメントの加工精度を改善することができる。
【００６４】
さらに、層間絶縁膜の平坦化において、機械化学研磨の終点検出精度が向上する。
【図面の簡単な説明】
【図１】本発明の、第１の実施形態おける半導体装置の製造工程断面図である。
【図２】本発明の、第２の実施形態における半導体装置の製造工程断面図である。
【図３】従来における半導体装置の製造工程断面図である。
【図４】従来における半導体装置の製造工程断面図である。
【符号の説明】
１、２１ 半導体基板
２、２２ 素子分離絶縁膜
３、２３ ダミーゲート酸化膜
４、２４ 多結晶シリコン
４ａ 多結晶シリコンのダミーゲート
５、２５ 窒化チタン
６、２６ フォトレジスト
７、２７ サイドウォール絶縁膜
８、２８ ソース／ドレイン領域
９、２９ 酸化チタン
１０、３０ Ｔｉ
１１、３１ チタンシリサイド層
１２、３２ シリコン絶縁膜
１３ 高誘電ゲート膜
１４ 金属ゲート電極材料
１４ａ 金属ゲート電極
【発明の属する技術分野】
本発明は、半導体装置の製造方法、詳しくはシリサイド化工程、及び、ゲート電極置き換え工程を利用する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
ＭＯＳトランジスタの微細化、高精度化に伴って、ゲート長が縮小化されていくと、ゲート電極の配線抵抗の増加に伴うトランジスタ特性の低下が問題となってくる。
【０００３】
特開平１０−１８９９６６号に代表される従来のトランジスタの製造工程を図４（ａ）〜（ｅ）を用いて説明する。図４（ａ）に示すように、ＲＩＥ法等を用いてＳｉ基板６１に溝を掘り、その溝に絶縁膜を埋め込むことにより素子分離層６２を形成する。次に、厚さ５ｎｍ程度のＳｉＯ2膜６３を形成し、このＳｉＯ2膜６３の上にダミーゲートパターン６４を形成するための窒化膜を膜厚３００ｎｍ程度全面に堆積し、リソグラフィー法とＲＩＥ法によりダミーゲートパターン６４を加工する。次に、ＬＤＤ構造を形成するために、ダミーゲートパターン６４をマスクとして、イオン注入を行うことにより拡散層６８ｂを形成する。次に、ＳｉＯ2膜を全面に堆積した後、全面のＲＩＥを行い、ダミーゲートパターン６４の即席に膜厚２０ｎｍ程度のＳｉＯ2膜６７を形成する。その後、イオン注入を行い拡散層６８ａを形成し、ＬＤＤ構造を作製する。
【０００４】
次に、図４（ｂ）に示すように、全面にＣＶＤ−ＳｉＯ2膜の点線を例えば３０ｎｍ程度堆積し、熱処理により拡散層内の注入イオンの活性化を行いソース／ドレイン６８を形成する。この後、ＣＭＰによって全面の平坦化を行い、ダミーゲートパターン６４となる窒化膜の表面を露出させる。
【０００５】
次に、図４（ｃ）に示すように、露出したダミーゲートパターン６４を選択的に除去し、素子分離層６２及びＳｉＯ2膜６３の表面を露出させる。その後、レジスト膜（図示せず）、層間絶縁膜７２及び側壁絶縁膜６７をマスクとして、所望のチャネル領域にのみチャネルイオン注入を行う。
【０００６】
次に、図４（ｄ）に示すように、ＳｉＯ2膜６３を希フッ酸溶液などで除去した後、全面にゲート絶縁膜７３を堆積する。そして、ゲート電極として、例えばメタル膜７４を全面に堆積する。
【０００７】
次に、図４（ｅ）に示すように、全面をＣＭＰすることにより、メタル膜７４及びゲート絶縁膜７３をダミーゲートパターン６４を除去した後の溝の中に埋め込み、ゲート電極７４ａを形成する。次に、全面に層間絶縁膜７６を堆積した後、ソース／ドレイン６８及びゲート電極７４ａに達するコンタクト孔を形成し、Ａｌ層を堆積した後パターニングして配線７５を形成する。
【０００８】
このように、ダミーゲート電極６４を利用して、拡散層６８ａ、６８ｂ形成後に、ダミーゲート電極６４をメタルゲート電極７４ａに置き換える技術である。このようなゲート電極置き換えプロセスにより、ゲート電極の配線抵抗の増加を回避することが可能となる。
【０００９】
一方、ソース／ドレインに代表される拡散層は、微細化に伴ってその接合深さが浅くなり、配線抵抗の増大化を招くが、一般的にはサリサイド技術によってこの課題を解決してきた。ここにおけるサリサイド技術は、活性領域のソース／ドレイン上、及びゲート電極の多結晶シリコン上に、Ｔｉ、Ｃｏ、Ｎｉ等のviii族の遷移金属を貼り付け、熱処理によるシリコンと金属とのシリサイド化反応を利用したものである。ソース／ドレイン領域の拡散層及びゲート電極配線の低抵抗化の観点から、重要な技術の一つである。
【００１０】
ゲート電極置き換えプロセスにおいても、このサリサイド技術は適用されていくものと考えられる。
【００１１】
【発明が解決しようとする課題】
しかしながら、ゲート電極置き換えプロセスに従来のサリサイド技術を適用するには問題が生じる。以下、図３に基づいて説明する。
【００１２】
まず、図３（ａ）に示すように、ＲＩＥ法等を用いてＳｉ基板４１に溝を掘り、その溝に絶縁膜を埋め込むことにより素子分離層４２を形成する。その後、従来の技術において説明したような方法で、ソース／ドレイン４８、側壁絶縁膜４７及びダミーゲート電極４４ａを形成する。ここにおいて、ダミーゲート電極４４ａとして使用される材料は、プロセスの簡便性やコスト面から、窒化シリコンや多結晶シリコンを用いる。
【００１３】
次に、図３（ｂ）に示すように、全面にシリサイド材料となる金属５０を堆積する。
【００１４】
続いて、図３（ｃ）に示すように、Ｓｉ基板４１を熱処理し、ソース／ドレイン４８表面にシリサイド反応を生じさせ、金属シリサイド層５１を形成後、未反応分の金属を硫酸を含む酸洗浄で除去する。
【００１５】
ここにおいて、ダミーゲート電極４４ａの材料として用いる窒化シリコンや多結晶シリコンはシリサイド材料となる金属に活性であるので、ダミーゲート電極４４ａが金属５０とシリサイド反応が生じ、表面に金属シリサイド５５が形成されることとなる。
【００１６】
次に、図３（ｄ）に示すように、層間絶縁膜５２を堆積し、ＣＭＰによりダミーゲート電極４４の表面部が露出するまで平坦化処理を行う。
【００１７】
次に、希フッ酸溶液等によるウェットエッチング処理を施すことによりダミーゲート電極４４ａの除去を行うが、このとき、金属シリサイド５５は残存される。
【００１８】
従って、図３（ｆ）に示すように、金属シリサイド５５がダミーゲート電極４４ａの除去を疎外したり、あるいは残存した金属シリサイド５５によりダミーゲート電極除去領域への高誘電ゲート膜５３および金属電極膜５４の堆積を妨げるという問題が生じる。
【００１９】
そこで、本発明は、上記問題点を解決するものであり、ゲート電極置き換えプロセスにシリサイド化技術を適用することを可能とするものである。
【００２０】
【課題を解決するための手段】
上記課題を解決する為に、半導体基板上にダミーゲートを形成した後、前記ダミーゲートをマスクとして用いて、上記半導体基板に、ソース／ドレイン領域となる不純物拡散領域を形成する工程と、シリサイド化により、前記ソース／ドレイン領域にシリサイド層を形成する工程と、前記半導体基板上に絶縁膜を堆積後、研磨処理を行うことにより、前記ダミーゲートを露出させ、前記ダミーゲートを除去する工程と、該工程後、導電膜を堆積して、研磨処理を行うことにより、前記ダミーゲートが除去された部分に、ゲート電極を形成する工程とを有する、半導体装置の製造方法において、前記半導体基板上に、シリコンを含むダミーゲート形成材料を堆積した後、その上面に反射防止膜を堆積して、その上に、レジスト膜を塗布する工程と、該レジスト膜をパターンニングした後、該レジストパターンをマスクとして用いて、前記ダミーゲート形成材料をエッチングすることにより、前記ダミーゲートを形成する工程と、前記レジストパターンの剥離後、前記反射防止膜を酸化することにより、後工程でのシリサイド化阻止材料として利用し、前記ソース／ドレイン領域にのみシリサイド層を形成する工程とを設けたことを特徴とする、半導体装置の製造方法である。
【００２１】
また、前記反射防止膜は、窒化チタンであることを特徴とする半導体装置の製造方法である。
【００２２】
また、前記反射防止膜を酸化する工程が、酸素、またはオゾンを利用した熱酸化あるいはプラズマ酸化であることを特徴とする半導体装置の製造方法である。
【００２３】
また、前記シリコンとのシリサイド化反応をする材料が、チタン、コバルト、ニッケルであることを特徴とする半導体装置の製造方法である。
【００２４】
また、前記シリコンを含むダミーゲート形成材料は、多結晶シリコンあるいは窒化シリコンであることを特徴とする半導体装置の製造方法である。
【００２５】
上述した方法によると、サリサイド法でソース／ドレインの低抵抗化を図りながら、ダミーゲート電極のシリサイド化反応を防止することができるため、ゲート置き換え工程を容易に進行させることが可能となる。
【００２６】
さらに、フォトアライメントの加工精度の改善が可能となるとともに、酸化チタンが機械化学研磨のストッパとしても作用するためプロセスの加工の安定性が向上する。
【００２７】
【発明の実施の形態】
（実施形態１）
次に、本発明の第１の実施形態について図面を参照して説明する。
【００２８】
尚、図面はこの発明が理解できる程度に、各構成成分の寸法、形状および配設位置を概略的に示しているにすぎない。又、以下の説明では、特定の材料および特性の数値的条件を挙げて説明するが、これら材料および条件は単なる好適例にすぎず、従ってこれらに何ら限定されるものではない。
【００２９】
図１は本発明の第１の実施形態に係る半導体装置の製造工程を示す概略断面図である。
【００３０】
まず、半導体基板１上に、公知の技術で素子分離絶縁膜２を形成し、ダミーゲート酸化膜３及びダミーゲート電極となる多結晶シリコン４を堆積する。この時の多結晶シリコン４の膜厚は約２００ｎｍである（図１（ａ）参照）。
【００３１】
次に、下地の段差に起因して生じる露光の反射防止のための反射防止膜として、窒化チタン５を約１０ｎｍ堆積した後、フォトレジスト６を半導体基板１上に塗布する（図１（ｂ）参照）。
【００３２】
一般的に、アライメント工程における半導体基板は、種々の工程を経由してきており、表面には段差が生じており、露光の際に、この段差に起因した光の反射干渉で転写パターンの一部がくびれるという問題が生じるため、有機あるいは無機材料が反射防止膜として堆積される。
【００３３】
続いて、従来のフォトリソグラフィー技術によりフォトレジスト６をパターニングした後、形成されたレジストパターンをマスクとしてドライエッチング法により窒化チタン５、多結晶シリコン４を順次エッチングする。エッチング終了後、マスクとしてのフォトレジストを酸素プラズマで処理し、レジストパターンを除去することによりダミーゲート電極４ａを形成する（図１（ｃ）参照）。
【００３４】
さらに、半導体基板１上にＣＶＤ法で酸化シリコンを１００ｎｍ堆積した後、ドライエッチング法でエッチバックし、サイドウォール絶縁膜７を形成する。この後、イオン注入およびシリコンの結晶欠陥回復のためのアニール熱処理でソース／ドレイン領域８を形成する。この際の、アニール温度は８００℃以下が望ましい。この範囲のアニール温度とすると、窒化チタンと多結晶シリコンとの界面での還元反応を回避することが可能となる。なお、本実施形態では７００℃のアニール温度とした（図１（ｄ）参照）。
【００３５】
次に、半導体基板１を４００℃のオゾン／酸素混合ガスのプラズマ雰囲気中に１０分程度載置し、窒化チタン５ａを酸化チタン９に酸化変換しシリサイド化反応阻止膜としての役割を担わせる（図１ｅ参照）。なお、この際の酸化温度は、３５０〜５００℃が望ましい。また、窒化チタン５ａは、深さ方向全てに渡って酸化する必要はなく、表面から５ｎｍ程度まで酸化されれば充分である。このとき、ソース／ドレイン領域８表面部も酸化されるが、後で弗化水素酸（ＨＦ：以下フッ酸と略記する）によるウェットエッチング処理を施すことにより除去されるが、酸化チタン９はフッ酸によるエッチング速度は遅いので残される。
【００３６】
次に、ＰＶＤ法により半導体基板１上にＴｉ１０を約５０ｎｍ程度スパッタ蒸着する（図１（ｆ）参照）。
【００３７】
続いて、半導体基板１を熱処理し、ソース／ドレイン領域８表面にシリサイド反応を生じさせ、チタンシリサイド層１１を形成後、未反応部のＴｉを硫酸を含む酸洗浄液で除去する（図１（ｇ）参照）。この工程では、酸化チタン９がＴｉ１０によってシリサイド反応が起きる際のバリア材として作用するため下方に存在する多結晶シリコンのダミーゲート４ａのバリア材として作用するため多結晶シリコンのダミーゲート４ａのシリサイド化を防止することが可能となる。また、バリア材の窒化チタン５ａあるいは酸化チタン９は、金属チタンに比べ、シリコンとの反応性が小さい。低温条件等のシリサイドアニールの条件選択で、ダミーゲート電極である多結晶シリコンのシリサイド化を抑制することが可能となる。未反応部のＴｉの除去洗浄の際には、酸化チタン９が一部エッチングされるが、特にデバイス上においては問題は生じない程度である。なお、酸化チタン９の洗浄工程におけるエッチングが問題となるレベルとなるときには、洗浄液の化学材料の種類や液温度により改善することが可能である。
【００３８】
次に、ＣＶＤ法を用いてシリコン絶縁膜１２を１５００ｎｍ堆積後、機械化学研磨法によりダミーゲート電極表面が露出するまで研磨する（図１（ｈ）参照）。機械化学研磨法では、ダミーゲート電極表面が現れた時点で研磨を停止することは困難であるが、シリコン絶縁膜１２とゲート電極材料との研磨の選択比を向上させることで対応している。例えば、機械化学研磨装置における研磨布や処理中に導入される研磨剤を替えることで選択比を向上させる。研磨剤として一般的なシリカ系の研磨剤を用いた場合には、シリコン酸化膜の対酸化チタン９の研磨選択比は数百となり、対多結晶シリコン、対窒化シリコンのそれぞれの選択比〜１、〜４に対して非常に高い値となるため、機械化学研磨の終点時検出が可能となる。
即ち、本発明の酸化チタン９は、研磨終点検知が容易となるという効果ももたらすもので、ゲート電極膜厚の薄膜化やシリコン絶縁膜１２の研磨量のバラツキ低減が容易となる。
【００３９】
その後、濃硫酸で処理し酸化チタン９を溶解除去し、ダミーゲート電極を金属ゲート電極に置換し、トランジスタが作製される。即ち、硫酸処理でダミーゲート電極４ａ上の酸化チタン９を除去した後、フッ酸―硝酸の混酸でダミーゲート電極４ａを除去する。
【００４０】
続いて、ゲート領域のダミーゲート酸化膜３をフッ酸処理で除去する（図１（ｉ）参照）。Ｔａ2Ｏ5やＺｒＯ2等の高誘電ゲート膜１３を堆積した後、金属ゲート電極材料１４を堆積する（図１（ｊ）参照）。
【００４１】
最後に、機械化学研磨法で研磨し、ゲート領域に高誘電ゲート膜１３と金属ゲート電極１４ａを残して堆積膜を研磨除去する（図１（ｋ）参照）。
【００４２】
さらに、保護形成膜、コンタクトホール開口、金属配線の工程を経て、半導体装置が作製される。
【００４３】
なお、上述の実施形態においては、ダミーゲート電極材料として多結晶シリコンの例を挙げたが、窒化シリコン、窒酸化シリコンやＳｉＧｅを使用しても構わない。
【００４４】
また、窒化チタンの酸化法に対しても、上述したプラズマ酸化以外に、従来法である酸素雰囲気酸化、あるいはオゾン雰囲気酸化を利用しても構わない。
【００４５】
さらに、シリサイドに用いる金属材料には、Ｔｉ以外にＣｏやＮｉを使用しても構わない。
（第２実施形態）
次に、本発明の第２の実施形態について図面を参照して説明する。
【００４６】
図２は本発明の第２の実施形態に係る半導体装置の製造方法を示す概略断面図である。
【００４７】
まず、半導体基板２１上に、公知の技術で素子分離絶縁膜２２を形成し、ダミーゲート酸化膜２３及びダミーゲート電極となる多結晶シリコン２４を堆積する。この時の多結晶シリコン２４の膜厚は約２００ｎｍである（図２（ａ）参照）。
【００４８】
次に、下地の段差に起因して生じる露光の反射防止のための反射防止膜として、窒化チタン２５を約１０ｎｍ堆積した後、フォトレジスト２６を半導体基板２１上に塗布する（図２（ｂ）参照）。
【００４９】
続いて、従来のフォトリソグラフィー技術によりフォトレジスト２６をパターニングした後、形成されたレジストパターンをマスクとしてドライエッチング法により窒化チタン２５、多結晶シリコン２４を順次エッチングする。エッチング終了後、マスクとしてのフォトレジストを酸素プラズマで処理し、レジストパターンを除去することによりダミーゲート電極２４ａを形成する。（図２（ｃ）参照）。
【００５０】
次に、４００℃のオゾン／酸素混合ガスのプラズマ雰囲気中に約１０分程度晒し、反射防止膜として窒化チタン２５ａを酸化チタン２９に酸化変換する（図２（ｄ）参照）。
【００５１】
次に、半導体基板２１上にＣＶＤ法で酸化シリコンを１００ｎｍ堆積した後、ドライエッチング法でエッチバックし、サイドウォール絶縁膜２７を形成する。この後、イオン注入およびシリコンの結晶欠陥回復及び注入されたイオンの活性化のためのアニール熱処理でソース／ドレイン領域２８を形成する。この際の、アニール温度は８００℃以下が望ましい。この範囲のアニール温度とすると、窒化チタンと多結晶シリコンとの界面での還元反応を回避することが可能となる。なお、本実施形態では７００℃のアニール温度とした（図２（ｅ）参照）。
【００５２】
次に、ＰＶＤ法により半導体基板１上にＴｉ３０を約５０ｎｍ程度スパッタ蒸着する（図２（ｆ）参照）。
【００５３】
続いて、半導体基板２１を熱処理し、ソース／ドレイン領域２８表面にシリサイド反応を生じさせ、チタンシリサイド層３１を形成後、未反応部のＴｉを硫酸を含む酸洗浄液で除去する（図２（ｇ）参照）。この工程では、酸化チタン２９がＴｉ３０によってシリサイド反応が起きる際のバリア材として作用するため，下方に存在する多結晶シリコンのダミーゲート２４ａのバリア材として作用するため多結晶シリコン２４ａのシリサイド化を防止することが可能となる。また、バリア材の窒化チタン２５ａあるいは酸化チタン２９は、金属チタンに比べ、シリコンとの反応性が小さい。低温条件等のシリサイドアニールの条件選択で、ダミーゲート電極である多結晶シリコンのシリサイド化を抑制することが可能となる。未反応部のＴｉの除去洗浄の際には、酸化チタン２９が一部エッチングされるが、特にデバイス上においては問題は生じない程度である。なお、酸化チタン２９の洗浄工程におけるエッチングが問題となるレベルとなるときには、洗浄液の化学材料の種類や液温度により改善することが可能である。
【００５４】
次に、ＣＶＤ法を用いてシリコン絶縁膜３２を１５００ｎｍ堆積後、機械化学研磨法によりダミーゲート電極表面が現れるまで研磨する（図２（ｈ）参照）。機械化学研磨法では、ダミーゲート電極表面が現れた時点で研磨を停止することは困難であるが、シリコン絶縁膜３２とゲート電極材料との研磨の選択比を向上させることで対応している。例えば、機械化学研磨装置における研磨布や処理中に導入される研磨剤を替えることで選択比を向上させる。研磨剤として一般的なシリカ系の研磨剤を用いた場合には、シリコン酸化膜の対酸化チタン２９の研磨選択比は数百となり、対多結晶シリコン、対窒化シリコンのそれぞれの選択比〜１、〜４に対して非常に高い値となるため、機械化学研磨の終点時検出が可能となる。
即ち、本発明の酸化チタン２９は、研磨終点検知が容易となるという効果ももたらすもので、ゲート電極膜厚の薄膜化やシリコン絶縁膜３２の研磨量のバラツキ低減が容易となる。
【００５５】
その後、濃硫酸で処理し酸化チタン２９を溶解除去し、ダミーゲート電極を金属ゲート電極に置換し、トランジスタが作製される。即ち、硫酸処理でダミーゲート電極２４ａ上の酸化チタン２９を除去した後、フッ酸―硝酸の混酸でダミーゲート電極２４ａを除去する。
【００５６】
続いて、ゲート領域のダミーゲート酸化膜２３をフッ酸処理で除去する（図２（ｉ）参照）。そして、Ｔａ2Ｏ5やＺｒＯ2等の高誘電ゲート膜３３を堆積した後、金属ゲート電極材料３４を堆積する（図２（ｊ）参照）。
【００５７】
最後に、機械化学研磨法で研磨し、ゲート領域に高誘電ゲート膜３３と金属ゲート電極３４ａを残して堆積膜を研磨除去する（図２（ｋ）参照）。
【００５８】
さらに、形成保護膜、コンタクトホール開口、金属配線の工程を経て、半導体装置が作製される。
【００５９】
なお、上述の実施形態においては、ダミーゲート電極材料として多結晶シリコンの例を挙げたが、窒化シリコン、窒酸化シリコンやＳｉＧｅを使用しても構わない。
【００６０】
また、窒化チタンの酸化法に対しても、上述したプラズマ酸化以外に、従来法である酸素雰囲気酸化、あるいはオゾン雰囲気酸化を利用しても構わない。
【００６１】
さらに、シリサイドに用いる金属材料には、Ｔｉ以外にＣｏやＮｉを使用しても構わない。
【００６２】
【発明の効果】
本発明によると、サリサイド法でソース／ドレインの低抵抗化を図りながら、ダミーゲート電極のシリサイド化反応を防止することができるため、ゲート置き換え工程を容易に進行させることができる。
【００６３】
さらに、シリサイド化反応防止のためのバリアとして用いられる酸化チタンは、フォトアライメント工程における反射防止膜として堆積される窒化チタンを酸化することにより形成されるため、新規に堆積する必要がないので、フォトアライメントの加工精度を改善することができる。
【００６４】
さらに、層間絶縁膜の平坦化において、機械化学研磨の終点検出精度が向上する。
【図面の簡単な説明】
【図１】本発明の、第１の実施形態おける半導体装置の製造工程断面図である。
【図２】本発明の、第２の実施形態における半導体装置の製造工程断面図である。
【図３】従来における半導体装置の製造工程断面図である。
【図４】従来における半導体装置の製造工程断面図である。
【符号の説明】
１、２１ 半導体基板
２、２２ 素子分離絶縁膜
３、２３ ダミーゲート酸化膜
４、２４ 多結晶シリコン
４ａ 多結晶シリコンのダミーゲート
５、２５ 窒化チタン
６、２６ フォトレジスト
７、２７ サイドウォール絶縁膜
８、２８ ソース／ドレイン領域
９、２９ 酸化チタン
１０、３０ Ｔｉ
１１、３１ チタンシリサイド層
１２、３２ シリコン絶縁膜
１３ 高誘電ゲート膜
１４ 金属ゲート電極材料
１４ａ 金属ゲート電極
Claims (5)
- 半導体基板上にダミーゲートを形成した後、前記ダミーゲートをマスクとして用いて、上記半導体基板に、ソース／ドレイン領域となる不純物拡散領域を形成する工程と、
シリサイド化により、前記ソース／ドレイン領域にシリサイド層を形成する工程と、
前記半導体基板上に絶縁膜を堆積後、研磨処理を行うことにより、前記ダミーゲートを露出させ、前記ダミーゲートを除去する工程と、
該工程後、導電膜を堆積して、研磨処理を行うことにより、前記ダミーゲートが除去された部分に、ゲート電極を形成する工程とを有する、半導体装置の製造方法において、
前記半導体基板上に、シリコンを含むダミーゲート形成材料を堆積した後、その上面に反射防止膜を堆積して、その上に、レジスト膜を塗布する工程と、
該レジスト膜をパターンニングした後、該レジストパターンをマスクとして用いて、前記ダミーゲート形成材料をエッチングすることにより、前記ダミーゲートを形成する工程と、
前記レジストパターンの剥離後、前記反射防止膜を酸化することにより、該反射防止膜を後工程でのシリサイド化阻止材料として利用し、前記ソース／ドレイン領域にシリサイド層を形成する工程とを設けたことを特徴とする、半導体装置の製造方法。 - 前記反射防止膜は、窒化チタンであることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記反射防止膜を酸化する工程が、酸素、またはオゾンを利用した熱酸化あるいはプラズマ酸化であることを特徴とする請求項１または２記載の半導体装置の製造方法。
- 前記シリコンとのシリサイド化反応をする材料が、チタン、コバルト、ニッケルであることを特徴とする請求項１、２または３記載の半導体装置の製造方法。
- 前記シリコンを含むダミーゲート形成材料は、多結晶シリコンあるいは窒化シリコンであることを特徴とする請求項１、２、３または４記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001049596A JP3539491B2 (ja) | 2001-02-26 | 2001-02-26 | 半導体装置の製造方法 |
| TW091101796A TWI247382B (en) | 2001-02-26 | 2002-02-01 | Method for manufacturing a semiconductor device |
| US10/062,492 US6750108B2 (en) | 2001-02-26 | 2002-02-05 | Method for manufacturing a semiconductor device |
| KR10-2002-0010286A KR100471526B1 (ko) | 2001-02-26 | 2002-02-26 | 반도체 장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001049596A JP3539491B2 (ja) | 2001-02-26 | 2001-02-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002252348A JP2002252348A (ja) | 2002-09-06 |
| JP3539491B2 true JP3539491B2 (ja) | 2004-07-07 |
Family
ID=18910678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001049596A Expired - Fee Related JP3539491B2 (ja) | 2001-02-26 | 2001-02-26 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6750108B2 (ja) |
| JP (1) | JP3539491B2 (ja) |
| KR (1) | KR100471526B1 (ja) |
| TW (1) | TWI247382B (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040056839A (ko) * | 2002-12-24 | 2004-07-01 | 아남반도체 주식회사 | 반도체 소자 제조 방법 |
| KR100583962B1 (ko) | 2004-01-29 | 2006-05-26 | 삼성전자주식회사 | 반도체 장치의 트랜지스터들 및 그 제조 방법들 |
| JP4679830B2 (ja) * | 2004-04-02 | 2011-05-11 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP4968063B2 (ja) * | 2005-03-01 | 2012-07-04 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| KR100680505B1 (ko) * | 2005-12-14 | 2007-02-08 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| US7745295B2 (en) * | 2007-11-26 | 2010-06-29 | Micron Technology, Inc. | Methods of forming memory cells |
| US10199232B2 (en) * | 2011-02-24 | 2019-02-05 | United Microelectronics Corporation | Conductor line structure |
| CN102683392B (zh) * | 2011-03-11 | 2017-02-22 | 联华电子股份有限公司 | 金属导线结构以及沟槽制造方法 |
| US8466027B2 (en) | 2011-09-08 | 2013-06-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Silicide formation and associated devices |
| US8860135B2 (en) | 2012-02-21 | 2014-10-14 | United Microelectronics Corp. | Semiconductor structure having aluminum layer with high reflectivity |
| US10374041B2 (en) | 2017-12-21 | 2019-08-06 | International Business Machines Corporation | Field effect transistor with controllable resistance |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5079180A (en) * | 1988-12-22 | 1992-01-07 | Texas Instruments Incorporated | Method of fabricating a raised source/drain transistor |
| KR100200072B1 (ko) * | 1996-06-29 | 1999-06-15 | 윤종용 | 모오스 트랜지스터 및 그 제조방법 |
| US6063675A (en) * | 1996-10-28 | 2000-05-16 | Texas Instruments Incorporated | Method of forming a MOSFET using a disposable gate with a sidewall dielectric |
| JPH10189966A (ja) | 1996-12-26 | 1998-07-21 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH1126757A (ja) * | 1997-06-30 | 1999-01-29 | Toshiba Corp | 半導体装置及びその製造方法 |
| US6171910B1 (en) * | 1999-07-21 | 2001-01-09 | Motorola Inc. | Method for forming a semiconductor device |
| JP2002100762A (ja) * | 2000-09-22 | 2002-04-05 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
2001
- 2001-02-26 JP JP2001049596A patent/JP3539491B2/ja not_active Expired - Fee Related
-
2002
- 2002-02-01 TW TW091101796A patent/TWI247382B/zh not_active IP Right Cessation
- 2002-02-05 US US10/062,492 patent/US6750108B2/en not_active Expired - Lifetime
- 2002-02-26 KR KR10-2002-0010286A patent/KR100471526B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US6750108B2 (en) | 2004-06-15 |
| KR100471526B1 (ko) | 2005-03-08 |
| KR20020069502A (ko) | 2002-09-04 |
| US20020119630A1 (en) | 2002-08-29 |
| TWI247382B (en) | 2006-01-11 |
| JP2002252348A (ja) | 2002-09-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100945785B1 (ko) | 완전 실리사이드화 금속 게이트의 형성 방법 | |
| KR100302894B1 (ko) | 이중(ｄｕａｌ) 두께 코발트 실리사이드 층을 갖는 집적 회로 구조 및 그 제조 방법 | |
| TW201013773A (en) | Method for photoresist pattern removal | |
| KR20020002593A (ko) | 다마신 공정을 이용한 반도체 소자의 제조방법 | |
| JP3539491B2 (ja) | 半導体装置の製造方法 | |
| JP3654285B2 (ja) | 半導体装置の製造方法 | |
| JP2001093888A (ja) | 半導体装置の製造方法 | |
| JP4283017B2 (ja) | 半導体装置の製造方法 | |
| KR100356807B1 (ko) | 반도체소자의 게이트 형성방법 | |
| JPH023244A (ja) | 半導体装置の製造方法 | |
| JP2009516910A (ja) | サリサイド層を有する半導体装置を形成する方法 | |
| KR101062835B1 (ko) | 이중 하드마스크를 이용한 반도체 소자의 게이트전극 제조방법 | |
| JP4101130B2 (ja) | 半導体装置の製造方法 | |
| KR100340867B1 (ko) | 반도체 소자의 게이트 전극 형성방법 | |
| KR100881736B1 (ko) | 반도체 소자의 제조방법 | |
| KR100361572B1 (ko) | 반도체 소자의 접촉 구조 형성 방법 | |
| JP4490525B2 (ja) | 半導体装置およびその製造方法 | |
| KR100756772B1 (ko) | 트랜지스터의 제조 방법 | |
| KR100273322B1 (ko) | 반도체소자의 제조방법 | |
| JP4841082B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| KR100628221B1 (ko) | 반도체 소자의 제조방법 | |
| KR100546059B1 (ko) | 반도체 제조 방법 | |
| KR100720471B1 (ko) | 반도체 소자의 제조방법 | |
| KR100720470B1 (ko) | 반도체 소자의 제조방법 | |
| KR100296125B1 (ko) | 반도체소자의 게이트전극 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040109 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040120 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040205 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040205 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040309 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040316 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080402 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090402 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100402 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100402 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110402 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120402 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120402 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130402 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |