JP2002252348A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
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Abstract
(57)【要約】
【課題】 ゲート電極を金属材料に置き換えることによ
り、ゲート電極の配線抵抗の増加を抑制する半導体装置
の製造方法において、容易にサリサイド技術を用いるこ
とができる方法を提供するものである。 【解決手段】 上記課題を解決するために、本発明は、
フォトレジストの光学的パターン転写の際に生じる転写
パターンのくびれを防止するためのレジスト塗布前に堆
積する反射防止膜を酸化することによりバリア層を形成
する。
り、ゲート電極の配線抵抗の増加を抑制する半導体装置
の製造方法において、容易にサリサイド技術を用いるこ
とができる方法を提供するものである。 【解決手段】 上記課題を解決するために、本発明は、
フォトレジストの光学的パターン転写の際に生じる転写
パターンのくびれを防止するためのレジスト塗布前に堆
積する反射防止膜を酸化することによりバリア層を形成
する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法、詳しくはシリサイド化工程、及び、ゲート電極置
き換え工程を利用する半導体装置の製造方法に関するも
のである。
方法、詳しくはシリサイド化工程、及び、ゲート電極置
き換え工程を利用する半導体装置の製造方法に関するも
のである。
【０００２】
【従来の技術】ＭＯＳトランジスタの微細化、高精度化
に伴って、ゲート長が縮小化されていくと、ゲート電極
の配線抵抗の増加に伴うトランジスタ特性の低下が問題
となってくる。
に伴って、ゲート長が縮小化されていくと、ゲート電極
の配線抵抗の増加に伴うトランジスタ特性の低下が問題
となってくる。
【０００３】特開平１０−１８９９６６号に代表される
従来のトランジスタの製造工程を図４（ａ）〜（ｅ）を
用いて説明する。図４（ａ）に示すように、ＲＩＥ法等
を用いてＳｉ基板６１に溝を掘り、その溝に絶縁膜を埋
め込むことにより素子分離層６２を形成する。次に、厚
さ５ｎｍ程度のＳｉＯ2膜６３を形成し、このＳｉＯ2膜
６３の上にダミーゲートパターン６４を形成するための
窒化膜を膜厚３００ｎｍ程度全面に堆積し、リソグラフ
ィー法とＲＩＥ法によりダミーゲートパターン６４を加
工する。次に、ＬＤＤ構造を形成するために、ダミーゲ
ートパターン６４をマスクとして、イオン注入を行うこ
とにより拡散層６８ｂを形成する。次に、ＳｉＯ2膜を
全面に堆積した後、全面のＲＩＥを行い、ダミーゲート
パターン６４の即席に膜厚２０ｎｍ程度のＳｉＯ2膜６
７を形成する。その後、イオン注入を行い拡散層６８ａ
を形成し、ＬＤＤ構造を作製する。
従来のトランジスタの製造工程を図４（ａ）〜（ｅ）を
用いて説明する。図４（ａ）に示すように、ＲＩＥ法等
を用いてＳｉ基板６１に溝を掘り、その溝に絶縁膜を埋
め込むことにより素子分離層６２を形成する。次に、厚
さ５ｎｍ程度のＳｉＯ2膜６３を形成し、このＳｉＯ2膜
６３の上にダミーゲートパターン６４を形成するための
窒化膜を膜厚３００ｎｍ程度全面に堆積し、リソグラフ
ィー法とＲＩＥ法によりダミーゲートパターン６４を加
工する。次に、ＬＤＤ構造を形成するために、ダミーゲ
ートパターン６４をマスクとして、イオン注入を行うこ
とにより拡散層６８ｂを形成する。次に、ＳｉＯ2膜を
全面に堆積した後、全面のＲＩＥを行い、ダミーゲート
パターン６４の即席に膜厚２０ｎｍ程度のＳｉＯ2膜６
７を形成する。その後、イオン注入を行い拡散層６８ａ
を形成し、ＬＤＤ構造を作製する。
【０００４】次に、図４（ｂ）に示すように、全面にＣ
ＶＤ−ＳｉＯ2膜の点線を例えば３０ｎｍ程度堆積し、
熱処理により拡散層内の注入イオンの活性化を行いソー
ス／ドレイン６８を形成する。この後、ＣＭＰによって
全面の平坦化を行い、ダミーゲートパターン６４となる
窒化膜の表面を露出させる。
ＶＤ−ＳｉＯ2膜の点線を例えば３０ｎｍ程度堆積し、
熱処理により拡散層内の注入イオンの活性化を行いソー
ス／ドレイン６８を形成する。この後、ＣＭＰによって
全面の平坦化を行い、ダミーゲートパターン６４となる
窒化膜の表面を露出させる。
【０００５】次に、図４（ｃ）に示すように、露出した
ダミーゲートパターン６４を選択的に除去し、素子分離
層６２及びＳｉＯ2膜６３の表面を露出させる。その
後、レジスト膜（図示せず）、層間絶縁膜７２及び側壁
絶縁膜６７をマスクとして、所望のチャネル領域にのみ
チャネルイオン注入を行う。
ダミーゲートパターン６４を選択的に除去し、素子分離
層６２及びＳｉＯ2膜６３の表面を露出させる。その
後、レジスト膜（図示せず）、層間絶縁膜７２及び側壁
絶縁膜６７をマスクとして、所望のチャネル領域にのみ
チャネルイオン注入を行う。
【０００６】次に、図４（ｄ）に示すように、ＳｉＯ2
膜６３を希フッ酸溶液などで除去した後、全面にゲート
絶縁膜７３を堆積する。そして、ゲート電極として、例
えばメタル膜７４を全面に堆積する。
膜６３を希フッ酸溶液などで除去した後、全面にゲート
絶縁膜７３を堆積する。そして、ゲート電極として、例
えばメタル膜７４を全面に堆積する。
【０００７】次に、図４（ｅ）に示すように、全面をＣ
ＭＰすることにより、メタル膜７４及びゲート絶縁膜７
３をダミーゲートパターン６４を除去した後の溝の中に
埋め込み、ゲート電極７４ａを形成する。次に、全面に
層間絶縁膜７６を堆積した後、ソース／ドレイン６８及
びゲート電極７４ａに達するコンタクト孔を形成し、Ａ
ｌ層を堆積した後パターニングして配線７５を形成す
る。
ＭＰすることにより、メタル膜７４及びゲート絶縁膜７
３をダミーゲートパターン６４を除去した後の溝の中に
埋め込み、ゲート電極７４ａを形成する。次に、全面に
層間絶縁膜７６を堆積した後、ソース／ドレイン６８及
びゲート電極７４ａに達するコンタクト孔を形成し、Ａ
ｌ層を堆積した後パターニングして配線７５を形成す
る。
【０００８】このように、ダミーゲート電極６４を利用
して、拡散層６８ａ、６８ｂ形成後に、ダミーゲート電
極６４をメタルゲート電極７４ａに置き換える技術であ
る。このようなゲート電極置き換えプロセスにより、ゲ
ート電極の配線抵抗の増加を回避することが可能とな
る。
して、拡散層６８ａ、６８ｂ形成後に、ダミーゲート電
極６４をメタルゲート電極７４ａに置き換える技術であ
る。このようなゲート電極置き換えプロセスにより、ゲ
ート電極の配線抵抗の増加を回避することが可能とな
る。
【０００９】一方、ソース／ドレインに代表される拡散
層は、微細化に伴ってその接合深さが浅くなり、配線抵
抗の増大化を招くが、一般的にはサリサイド技術によっ
てこの課題を解決してきた。ここにおけるサリサイド技
術は、活性領域のソース／ドレイン上、及びゲート電極
の多結晶シリコン上に、Ｔｉ、Ｃｏ、Ｎｉ等のviii族の
遷移金属を貼り付け、熱処理によるシリコンと金属との
シリサイド化反応を利用したものである。ソース／ドレ
イン領域の拡散層及びゲート電極配線の低抵抗化の観点
から、重要な技術の一つである。
層は、微細化に伴ってその接合深さが浅くなり、配線抵
抗の増大化を招くが、一般的にはサリサイド技術によっ
てこの課題を解決してきた。ここにおけるサリサイド技
術は、活性領域のソース／ドレイン上、及びゲート電極
の多結晶シリコン上に、Ｔｉ、Ｃｏ、Ｎｉ等のviii族の
遷移金属を貼り付け、熱処理によるシリコンと金属との
シリサイド化反応を利用したものである。ソース／ドレ
イン領域の拡散層及びゲート電極配線の低抵抗化の観点
から、重要な技術の一つである。
【００１０】ゲート電極置き換えプロセスにおいても、
このサリサイド技術は適用されていくものと考えられ
る。
このサリサイド技術は適用されていくものと考えられ
る。
【００１１】
【発明が解決しようとする課題】しかしながら、ゲート
電極置き換えプロセスに従来のサリサイド技術を適用す
るには問題が生じる。以下、図３に基づいて説明する。
電極置き換えプロセスに従来のサリサイド技術を適用す
るには問題が生じる。以下、図３に基づいて説明する。
【００１２】まず、図３（ａ）に示すように、ＲＩＥ法
等を用いてＳｉ基板４１に溝を掘り、その溝に絶縁膜を
埋め込むことにより素子分離層４２を形成する。その
後、従来の技術において説明したような方法で、ソース
／ドレイン４８、側壁絶縁膜４７及びダミーゲート電極
４４ａを形成する。ここにおいて、ダミーゲート電極４
４ａとして使用される材料は、プロセスの簡便性やコス
ト面から、窒化シリコンや多結晶シリコンを用いる。
等を用いてＳｉ基板４１に溝を掘り、その溝に絶縁膜を
埋め込むことにより素子分離層４２を形成する。その
後、従来の技術において説明したような方法で、ソース
／ドレイン４８、側壁絶縁膜４７及びダミーゲート電極
４４ａを形成する。ここにおいて、ダミーゲート電極４
４ａとして使用される材料は、プロセスの簡便性やコス
ト面から、窒化シリコンや多結晶シリコンを用いる。
【００１３】次に、図３（ｂ）に示すように、全面にシ
リサイド材料となる金属５０を堆積する。
リサイド材料となる金属５０を堆積する。
【００１４】続いて、図３（ｃ）に示すように、Ｓｉ基
板４１を熱処理し、ソース／ドレイン４８表面にシリサ
イド反応を生じさせ、金属シリサイド層５１を形成後、
未反応分の金属を硫酸を含む酸洗浄で除去する。
板４１を熱処理し、ソース／ドレイン４８表面にシリサ
イド反応を生じさせ、金属シリサイド層５１を形成後、
未反応分の金属を硫酸を含む酸洗浄で除去する。
【００１５】ここにおいて、ダミーゲート電極４４ａの
材料として用いる窒化シリコンや多結晶シリコンはシリ
サイド材料となる金属に活性であるので、ダミーゲート
電極４４ａが金属５０とシリサイド反応が生じ、表面に
金属シリサイド５５が形成されることとなる。
材料として用いる窒化シリコンや多結晶シリコンはシリ
サイド材料となる金属に活性であるので、ダミーゲート
電極４４ａが金属５０とシリサイド反応が生じ、表面に
金属シリサイド５５が形成されることとなる。
【００１６】次に、図３（ｄ）に示すように、層間絶縁
膜５２を堆積し、ＣＭＰによりダミーゲート電極４４の
表面部が露出するまで平坦化処理を行う。
膜５２を堆積し、ＣＭＰによりダミーゲート電極４４の
表面部が露出するまで平坦化処理を行う。
【００１７】次に、希フッ酸溶液等によるウェットエッ
チング処理を施すことによりダミーゲート電極４４ａの
除去を行うが、このとき、金属シリサイド５５は残存さ
れる。
チング処理を施すことによりダミーゲート電極４４ａの
除去を行うが、このとき、金属シリサイド５５は残存さ
れる。
【００１８】従って、図３（ｆ）に示すように、金属シ
リサイド５５がダミーゲート電極４４ａの除去を疎外し
たり、あるいは残存した金属シリサイド５５によりダミ
ーゲート電極除去領域への高誘電ゲート膜５３および金
属電極膜５４の堆積を妨げるという問題が生じる。
リサイド５５がダミーゲート電極４４ａの除去を疎外し
たり、あるいは残存した金属シリサイド５５によりダミ
ーゲート電極除去領域への高誘電ゲート膜５３および金
属電極膜５４の堆積を妨げるという問題が生じる。
【００１９】そこで、本発明は、上記問題点を解決する
ものであり、ゲート電極置き換えプロセスにシリサイド
化技術を適用することを可能とするものである。
ものであり、ゲート電極置き換えプロセスにシリサイド
化技術を適用することを可能とするものである。
【００２０】
【課題を解決するための手段】上記課題を解決する為
に、半導体基板上にダミーゲートを形成した後、前記ダ
ミーゲートをマスクとして用いて、上記半導体基板に、
ソース／ドレイン領域となる不純物拡散領域を形成する
工程と、シリサイド化により、前記ソース／ドレイン領
域にシリサイド層を形成する工程と、前記半導体基板上
に絶縁膜を堆積後、研磨処理を行うことにより、前記ダ
ミーゲートを露出させ、前記ダミーゲートを除去する工
程と、該工程後、導電膜を堆積して、研磨処理を行うこ
とにより、前記ダミーゲートが除去された部分に、ゲー
ト電極を形成する工程とを有する、半導体装置の製造方
法において、前記半導体基板上に、シリコンを含むダミ
ーゲート形成材料を堆積した後、その上面に反射防止膜
を堆積して、その上に、レジスト膜を塗布する工程と、
該レジスト膜をパターンニングした後、該レジストパタ
ーンをマスクとして用いて、前記ダミーゲート形成材料
をエッチングすることにより、前記ダミーゲートを形成
する工程と、前記レジストパターンの剥離後、前記反射
防止膜を酸化することにより、後工程でのシリサイド化
阻止材料として利用し、前記ソース／ドレイン領域にの
みシリサイド層を形成する工程とを設けたことを特徴と
する、半導体装置の製造方法である。
に、半導体基板上にダミーゲートを形成した後、前記ダ
ミーゲートをマスクとして用いて、上記半導体基板に、
ソース／ドレイン領域となる不純物拡散領域を形成する
工程と、シリサイド化により、前記ソース／ドレイン領
域にシリサイド層を形成する工程と、前記半導体基板上
に絶縁膜を堆積後、研磨処理を行うことにより、前記ダ
ミーゲートを露出させ、前記ダミーゲートを除去する工
程と、該工程後、導電膜を堆積して、研磨処理を行うこ
とにより、前記ダミーゲートが除去された部分に、ゲー
ト電極を形成する工程とを有する、半導体装置の製造方
法において、前記半導体基板上に、シリコンを含むダミ
ーゲート形成材料を堆積した後、その上面に反射防止膜
を堆積して、その上に、レジスト膜を塗布する工程と、
該レジスト膜をパターンニングした後、該レジストパタ
ーンをマスクとして用いて、前記ダミーゲート形成材料
をエッチングすることにより、前記ダミーゲートを形成
する工程と、前記レジストパターンの剥離後、前記反射
防止膜を酸化することにより、後工程でのシリサイド化
阻止材料として利用し、前記ソース／ドレイン領域にの
みシリサイド層を形成する工程とを設けたことを特徴と
する、半導体装置の製造方法である。
【００２１】また、前記反射防止膜は、窒化チタンであ
ることを特徴とする半導体装置の製造方法である。
ることを特徴とする半導体装置の製造方法である。
【００２２】また、前記反射防止膜を酸化する工程が、
酸素、またはオゾンを利用した熱酸化あるいはプラズマ
酸化であることを特徴とする半導体装置の製造方法であ
る。
酸素、またはオゾンを利用した熱酸化あるいはプラズマ
酸化であることを特徴とする半導体装置の製造方法であ
る。
【００２３】また、前記シリコンとのシリサイド化反応
をする材料が、チタン、コバルト、ニッケルであること
を特徴とする半導体装置の製造方法である。
をする材料が、チタン、コバルト、ニッケルであること
を特徴とする半導体装置の製造方法である。
【００２４】また、前記シリコンは、多結晶シリコンあ
るいは窒化シリコンであることを特徴とする半導体装置
の製造方法である。
るいは窒化シリコンであることを特徴とする半導体装置
の製造方法である。
【００２５】上述した方法によると、サリサイド法でソ
ース／ドレインの低抵抗化を図りながら、ダミーゲート
電極のシリサイド化反応を防止することができるため、
ゲート置き換え工程を容易に進行させることが可能とな
る。
ース／ドレインの低抵抗化を図りながら、ダミーゲート
電極のシリサイド化反応を防止することができるため、
ゲート置き換え工程を容易に進行させることが可能とな
る。
【００２６】さらに、フォトアライメントの加工精度の
改善が可能となるとともに、酸化チタンが機械化学研磨
のストッパとしても作用するためプロセスの加工の安定
性が向上する。
改善が可能となるとともに、酸化チタンが機械化学研磨
のストッパとしても作用するためプロセスの加工の安定
性が向上する。
【００２７】
【発明の実施の形態】（実施形態１）次に、本発明の第
１の実施形態について図面を参照して説明する。
１の実施形態について図面を参照して説明する。
【００２８】尚、図面はこの発明が理解できる程度に、
各構成成分の寸法、形状および配設位置を概略的に示し
ているにすぎない。又、以下の説明では、特定の材料お
よび特性の数値的条件を挙げて説明するが、これら材料
および条件は単なる好適例にすぎず、従ってこれらに何
ら限定されるものではない。
各構成成分の寸法、形状および配設位置を概略的に示し
ているにすぎない。又、以下の説明では、特定の材料お
よび特性の数値的条件を挙げて説明するが、これら材料
および条件は単なる好適例にすぎず、従ってこれらに何
ら限定されるものではない。
【００２９】図１は本発明の第１の実施形態に係る半導
体装置の製造工程を示す概略断面図である。
体装置の製造工程を示す概略断面図である。
【００３０】まず、半導体基板１上に、公知の技術で素
子分離絶縁膜２を形成し、ダミーゲート酸化膜３及びダ
ミーゲート電極となる多結晶シリコン４を堆積する。こ
の時の多結晶シリコン４の膜厚は約２００ｎｍである
（図１（ａ）参照）。
子分離絶縁膜２を形成し、ダミーゲート酸化膜３及びダ
ミーゲート電極となる多結晶シリコン４を堆積する。こ
の時の多結晶シリコン４の膜厚は約２００ｎｍである
（図１（ａ）参照）。
【００３１】次に、下地の段差に起因して生じる露光の
反射防止のための反射防止膜として、窒化チタン５を約
１０ｎｍ堆積した後、フォトレジスト６を半導体基板１
上に塗布する（図１（ｂ）参照）。
反射防止のための反射防止膜として、窒化チタン５を約
１０ｎｍ堆積した後、フォトレジスト６を半導体基板１
上に塗布する（図１（ｂ）参照）。
【００３２】一般的に、アライメント工程における半導
体基板は、種々の工程を経由してきており、表面には段
差が生じており、露光の際に、この段差に起因した光の
反射干渉で転写パターンの一部がくびれるという問題が
生じるため、有機あるいは無機材料が反射防止膜として
堆積される。
体基板は、種々の工程を経由してきており、表面には段
差が生じており、露光の際に、この段差に起因した光の
反射干渉で転写パターンの一部がくびれるという問題が
生じるため、有機あるいは無機材料が反射防止膜として
堆積される。
【００３３】続いて、従来のフォトリソグラフィー技術
によりフォトレジスト６をパターニングした後、形成さ
れたレジストパターンをマスクとしてドライエッチング
法により窒化チタン５、多結晶シリコン４を順次エッチ
ングする。エッチング終了後、マスクとしてのフォトレ
ジストを酸素プラズマで処理し、レジストパターンを除
去することによりダミーゲート電極４ａを形成する（図
１（ｃ）参照）。
によりフォトレジスト６をパターニングした後、形成さ
れたレジストパターンをマスクとしてドライエッチング
法により窒化チタン５、多結晶シリコン４を順次エッチ
ングする。エッチング終了後、マスクとしてのフォトレ
ジストを酸素プラズマで処理し、レジストパターンを除
去することによりダミーゲート電極４ａを形成する（図
１（ｃ）参照）。
【００３４】さらに、半導体基板１上にＣＶＤ法で酸化
シリコンを１００ｎｍ堆積した後、ドライエッチング法
でエッチバックし、サイドウォール絶縁膜７を形成す
る。この後、イオン注入およびシリコンの結晶欠陥回復
のためのアニール熱処理でソース／ドレイン領域８を形
成する。この際の、アニール温度は８００℃以下が望ま
しい。この範囲のアニール温度とすると、窒化チタンと
多結晶シリコンとの界面での還元反応を回避することが
可能となる。なお、本実施形態では７００℃のアニール
温度とした（図１（ｄ）参照）。
シリコンを１００ｎｍ堆積した後、ドライエッチング法
でエッチバックし、サイドウォール絶縁膜７を形成す
る。この後、イオン注入およびシリコンの結晶欠陥回復
のためのアニール熱処理でソース／ドレイン領域８を形
成する。この際の、アニール温度は８００℃以下が望ま
しい。この範囲のアニール温度とすると、窒化チタンと
多結晶シリコンとの界面での還元反応を回避することが
可能となる。なお、本実施形態では７００℃のアニール
温度とした（図１（ｄ）参照）。
【００３５】次に、半導体基板１を４００℃のオゾン／
酸素混合ガスのプラズマ雰囲気中に１０分程度載置し、
窒化チタン５ａを酸化チタン９に酸化変換しシリサイド
化反応阻止膜としての役割を担わせる（図１ｅ参照）。
なお、この際の酸化温度は、３５０〜５００℃が望まし
い。また、窒化チタン５ａは、深さ方向全てに渡って酸
化する必要はなく、表面から５ｎｍ程度まで酸化されれ
ば充分である。このとき、ソース／ドレイン領域８表面
部も酸化されるが、後で弗化水素酸（ＨＦ：以下フッ酸
と略記する）によるウェットエッチング処理を施すこと
により除去されるが、酸化チタン９はフッ酸によるエッ
チング速度は遅いので残される。
酸素混合ガスのプラズマ雰囲気中に１０分程度載置し、
窒化チタン５ａを酸化チタン９に酸化変換しシリサイド
化反応阻止膜としての役割を担わせる（図１ｅ参照）。
なお、この際の酸化温度は、３５０〜５００℃が望まし
い。また、窒化チタン５ａは、深さ方向全てに渡って酸
化する必要はなく、表面から５ｎｍ程度まで酸化されれ
ば充分である。このとき、ソース／ドレイン領域８表面
部も酸化されるが、後で弗化水素酸（ＨＦ：以下フッ酸
と略記する）によるウェットエッチング処理を施すこと
により除去されるが、酸化チタン９はフッ酸によるエッ
チング速度は遅いので残される。
【００３６】次に、ＰＶＤ法により半導体基板１上にＴ
ｉ１０を約５０ｎｍ程度スパッタ蒸着する（図１（ｆ）
参照）。
ｉ１０を約５０ｎｍ程度スパッタ蒸着する（図１（ｆ）
参照）。
【００３７】続いて、半導体基板１を熱処理し、ソース
／ドレイン領域８表面にシリサイド反応を生じさせ、チ
タンシリサイド層１１を形成後、未反応部のＴｉを硫酸
を含む酸洗浄液で除去する（図１（ｇ）参照）。この工
程では、酸化チタン９がＴｉ１０によってシリサイド反
応が起きる際のバリア材として作用するため下方に存在
する多結晶シリコンのダミーゲート４ａのバリア材とし
て作用するため多結晶シリコンのダミーゲート４ａのシ
リサイド化を防止することが可能となる。また、バリア
材の窒化チタン５ａあるいは酸化チタン９は、金属チタ
ンに比べ、シリコンとの反応性が小さい。低温条件等の
シリサイドアニールの条件選択で、ダミーゲート電極で
ある多結晶シリコンのシリサイド化を抑制することが可
能となる。未反応部のＴｉの除去洗浄の際には、酸化チ
タン９が一部エッチングされるが、特にデバイス上にお
いては問題は生じない程度である。なお、酸化チタン９
の洗浄工程におけるエッチングが問題となるレベルとな
るときには、洗浄液の化学材料の種類や液温度により改
善することが可能である。
／ドレイン領域８表面にシリサイド反応を生じさせ、チ
タンシリサイド層１１を形成後、未反応部のＴｉを硫酸
を含む酸洗浄液で除去する（図１（ｇ）参照）。この工
程では、酸化チタン９がＴｉ１０によってシリサイド反
応が起きる際のバリア材として作用するため下方に存在
する多結晶シリコンのダミーゲート４ａのバリア材とし
て作用するため多結晶シリコンのダミーゲート４ａのシ
リサイド化を防止することが可能となる。また、バリア
材の窒化チタン５ａあるいは酸化チタン９は、金属チタ
ンに比べ、シリコンとの反応性が小さい。低温条件等の
シリサイドアニールの条件選択で、ダミーゲート電極で
ある多結晶シリコンのシリサイド化を抑制することが可
能となる。未反応部のＴｉの除去洗浄の際には、酸化チ
タン９が一部エッチングされるが、特にデバイス上にお
いては問題は生じない程度である。なお、酸化チタン９
の洗浄工程におけるエッチングが問題となるレベルとな
るときには、洗浄液の化学材料の種類や液温度により改
善することが可能である。
【００３８】次に、ＣＶＤ法を用いてシリコン絶縁膜１
２を１５００ｎｍ堆積後、機械化学研磨法によりダミー
ゲート電極表面が露出するまで研磨する（図１（ｈ）参
照）。機械化学研磨法では、ダミーゲート電極表面が現
れた時点で研磨を停止することは困難であるが、シリコ
ン絶縁膜１２とゲート電極材料との研磨の選択比を向上
させることで対応している。例えば、機械化学研磨装置
における研磨布や処理中に導入される研磨剤を替えるこ
とで選択比を向上させる。研磨剤として一般的なシリカ
系の研磨剤を用いた場合には、シリコン酸化膜の対酸化
チタン９の研磨選択比は数百となり、対多結晶シリコ
ン、対窒化シリコンのそれぞれの選択比〜１、〜４に対
して非常に高い値となるため、機械化学研磨の終点時検
出が可能となる。即ち、本発明の酸化チタン９は、研磨
終点検知が容易となるという効果ももたらすもので、ゲ
ート電極膜厚の薄膜化やシリコン絶縁膜１２の研磨量の
バラツキ低減が容易となる。
２を１５００ｎｍ堆積後、機械化学研磨法によりダミー
ゲート電極表面が露出するまで研磨する（図１（ｈ）参
照）。機械化学研磨法では、ダミーゲート電極表面が現
れた時点で研磨を停止することは困難であるが、シリコ
ン絶縁膜１２とゲート電極材料との研磨の選択比を向上
させることで対応している。例えば、機械化学研磨装置
における研磨布や処理中に導入される研磨剤を替えるこ
とで選択比を向上させる。研磨剤として一般的なシリカ
系の研磨剤を用いた場合には、シリコン酸化膜の対酸化
チタン９の研磨選択比は数百となり、対多結晶シリコ
ン、対窒化シリコンのそれぞれの選択比〜１、〜４に対
して非常に高い値となるため、機械化学研磨の終点時検
出が可能となる。即ち、本発明の酸化チタン９は、研磨
終点検知が容易となるという効果ももたらすもので、ゲ
ート電極膜厚の薄膜化やシリコン絶縁膜１２の研磨量の
バラツキ低減が容易となる。
【００３９】その後、濃硫酸で処理し酸化チタン９を溶
解除去し、ダミーゲート電極を金属ゲート電極に置換
し、トランジスタが作製される。即ち、硫酸処理でダミ
ーゲート電極４ａ上の酸化チタン９を除去した後、フッ
酸―硝酸の混酸でダミーゲート電極４ａを除去する。
解除去し、ダミーゲート電極を金属ゲート電極に置換
し、トランジスタが作製される。即ち、硫酸処理でダミ
ーゲート電極４ａ上の酸化チタン９を除去した後、フッ
酸―硝酸の混酸でダミーゲート電極４ａを除去する。
【００４０】続いて、ゲート領域のダミーゲート酸化膜
３をフッ酸処理で除去する（図１（ｉ）参照）。Ｔａ2
Ｏ5やＺｒＯ2等の高誘電ゲート膜１３を堆積した後、金
属ゲート電極材料１４を堆積する（図１（ｊ）参照）。
３をフッ酸処理で除去する（図１（ｉ）参照）。Ｔａ2
Ｏ5やＺｒＯ2等の高誘電ゲート膜１３を堆積した後、金
属ゲート電極材料１４を堆積する（図１（ｊ）参照）。
【００４１】最後に、機械化学研磨法で研磨し、ゲート
領域に高誘電ゲート膜１３と金属ゲート電極１４ａを残
して堆積膜を研磨除去する（図１（ｋ）参照）。
領域に高誘電ゲート膜１３と金属ゲート電極１４ａを残
して堆積膜を研磨除去する（図１（ｋ）参照）。
【００４２】さらに、保護形成膜、コンタクトホール開
口、金属配線の工程を経て、半導体装置が作製される。
口、金属配線の工程を経て、半導体装置が作製される。
【００４３】なお、上述の実施形態においては、ダミー
ゲート電極材料として多結晶シリコンの例を挙げたが、
窒酸化シリコンやＳｉＧｅを使用しても構わない。
ゲート電極材料として多結晶シリコンの例を挙げたが、
窒酸化シリコンやＳｉＧｅを使用しても構わない。
【００４４】また、窒化チタンの酸化法に対しても、上
述したプラズマ酸化以外に、従来法である酸素雰囲気酸
化、あるいはオゾン雰囲気酸化を利用しても構わない。
述したプラズマ酸化以外に、従来法である酸素雰囲気酸
化、あるいはオゾン雰囲気酸化を利用しても構わない。
【００４５】さらに、シリサイドに用いる金属材料に
は、Ｔｉ以外にＣｏやＮｉを使用しても構わない。 （第２実施形態）次に、本発明の第２の実施形態につい
て図面を参照して説明する。
は、Ｔｉ以外にＣｏやＮｉを使用しても構わない。 （第２実施形態）次に、本発明の第２の実施形態につい
て図面を参照して説明する。
【００４６】図２は本発明の第２の実施形態に係る半導
体装置の製造方法を示す概略断面図である。
体装置の製造方法を示す概略断面図である。
【００４７】まず、半導体基板２１上に、公知の技術で
素子分離絶縁膜２２を形成し、ダミーゲート酸化膜２３
及びダミーゲート電極となる多結晶シリコン２４を堆積
する。この時の多結晶シリコン２４の膜厚は約２００ｎ
ｍである（図２（ａ）参照）。
素子分離絶縁膜２２を形成し、ダミーゲート酸化膜２３
及びダミーゲート電極となる多結晶シリコン２４を堆積
する。この時の多結晶シリコン２４の膜厚は約２００ｎ
ｍである（図２（ａ）参照）。
【００４８】次に、下地の段差に起因して生じる露光の
反射防止のための反射防止膜として、窒化チタン２５を
約１０ｎｍ堆積した後、フォトレジスト２６を半導体基
板２１上に塗布する（図２（ｂ）参照）。
反射防止のための反射防止膜として、窒化チタン２５を
約１０ｎｍ堆積した後、フォトレジスト２６を半導体基
板２１上に塗布する（図２（ｂ）参照）。
【００４９】続いて、従来のフォトリソグラフィー技術
によりフォトレジスト２６をパターニングした後、形成
されたレジストパターンをマスクとしてドライエッチン
グ法により窒化チタン２５、多結晶シリコン２４を順次
エッチングする。エッチング終了後、マスクとしてのフ
ォトレジストを酸素プラズマで処理し、レジストパター
ンを除去することによりダミーゲート電極２４ａを形成
する。（図２（ｃ）参照）。
によりフォトレジスト２６をパターニングした後、形成
されたレジストパターンをマスクとしてドライエッチン
グ法により窒化チタン２５、多結晶シリコン２４を順次
エッチングする。エッチング終了後、マスクとしてのフ
ォトレジストを酸素プラズマで処理し、レジストパター
ンを除去することによりダミーゲート電極２４ａを形成
する。（図２（ｃ）参照）。
【００５０】次に、４００℃のオゾン／酸素混合ガスの
プラズマ雰囲気中に約１０分程度晒し、反射防止膜とし
て窒化チタン２５ａを酸化チタン２９に酸化変換する
（図２（ｄ）参照）。
プラズマ雰囲気中に約１０分程度晒し、反射防止膜とし
て窒化チタン２５ａを酸化チタン２９に酸化変換する
（図２（ｄ）参照）。
【００５１】次に、半導体基板２１上にＣＶＤ法で酸化
シリコンを１００ｎｍ堆積した後、ドライエッチング法
でエッチバックし、サイドウォール絶縁膜２７を形成す
る。この後、イオン注入およびシリコンの結晶欠陥回復
及び注入されたイオンの活性化のためのアニール熱処理
でソース／ドレイン領域２８を形成する。この際の、ア
ニール温度は８００℃以下が望ましい。この範囲のアニ
ール温度とすると、窒化チタンと多結晶シリコンとの界
面での還元反応を回避することが可能となる。なお、本
実施形態では７００℃のアニール温度とした（図２
（ｅ）参照）。
シリコンを１００ｎｍ堆積した後、ドライエッチング法
でエッチバックし、サイドウォール絶縁膜２７を形成す
る。この後、イオン注入およびシリコンの結晶欠陥回復
及び注入されたイオンの活性化のためのアニール熱処理
でソース／ドレイン領域２８を形成する。この際の、ア
ニール温度は８００℃以下が望ましい。この範囲のアニ
ール温度とすると、窒化チタンと多結晶シリコンとの界
面での還元反応を回避することが可能となる。なお、本
実施形態では７００℃のアニール温度とした（図２
（ｅ）参照）。
【００５２】次に、ＰＶＤ法により半導体基板１上にＴ
ｉ３０を約５０ｎｍ程度スパッタ蒸着する（図２（ｆ）
参照）。
ｉ３０を約５０ｎｍ程度スパッタ蒸着する（図２（ｆ）
参照）。
【００５３】続いて、半導体基板２１を熱処理し、ソー
ス／ドレイン領域２８表面にシリサイド反応を生じさ
せ、チタンシリサイド層３１を形成後、未反応部のＴｉ
を硫酸を含む酸洗浄液で除去する（図２（ｇ）参照）。
この工程では、酸化チタン２９がＴｉ３０によってシリ
サイド反応が起きる際のバリア材として作用するため，
下方に存在する多結晶シリコンのダミーゲート２４ａの
バリア材として作用するため多結晶シリコン２４ａのシ
リサイド化を防止することが可能となる。また、バリア
材の窒化チタン２５ａあるいは酸化チタン２９は、金属
チタンに比べ、シリコンとの反応性が小さい。低温条件
等のシリサイドアニールの条件選択で、ダミーゲート電
極である多結晶シリコンのシリサイド化を抑制すること
が可能となる。未反応部のＴｉの除去洗浄の際には、酸
化チタン２９が一部エッチングされるが、特にデバイス
上においては問題は生じない程度である。なお、酸化チ
タン２９の洗浄工程におけるエッチングが問題となるレ
ベルとなるときには、洗浄液の化学材料の種類や液温度
により改善することが可能である。
ス／ドレイン領域２８表面にシリサイド反応を生じさ
せ、チタンシリサイド層３１を形成後、未反応部のＴｉ
を硫酸を含む酸洗浄液で除去する（図２（ｇ）参照）。
この工程では、酸化チタン２９がＴｉ３０によってシリ
サイド反応が起きる際のバリア材として作用するため，
下方に存在する多結晶シリコンのダミーゲート２４ａの
バリア材として作用するため多結晶シリコン２４ａのシ
リサイド化を防止することが可能となる。また、バリア
材の窒化チタン２５ａあるいは酸化チタン２９は、金属
チタンに比べ、シリコンとの反応性が小さい。低温条件
等のシリサイドアニールの条件選択で、ダミーゲート電
極である多結晶シリコンのシリサイド化を抑制すること
が可能となる。未反応部のＴｉの除去洗浄の際には、酸
化チタン２９が一部エッチングされるが、特にデバイス
上においては問題は生じない程度である。なお、酸化チ
タン２９の洗浄工程におけるエッチングが問題となるレ
ベルとなるときには、洗浄液の化学材料の種類や液温度
により改善することが可能である。
【００５４】次に、ＣＶＤ法を用いてシリコン絶縁膜３
２を１５００ｎｍ堆積後、機械化学研磨法によりダミー
ゲート電極表面が現れるまで研磨する（図２（ｈ）参
照）。機械化学研磨法では、ダミーゲート電極表面が現
れた時点で研磨を停止することは困難であるが、シリコ
ン絶縁膜３２とゲート電極材料との研磨の選択比を向上
させることで対応している。例えば、機械化学研磨装置
における研磨布や処理中に導入される研磨剤を替えるこ
とで選択比を向上させる。研磨剤として一般的なシリカ
系の研磨剤を用いた場合には、シリコン酸化膜の対酸化
チタン２９の研磨選択比は数百となり、対多結晶シリコ
ン、対窒化シリコンのそれぞれの選択比〜１、〜４に対
して非常に高い値となるため、機械化学研磨の終点時検
出が可能となる。即ち、本発明の酸化チタン２９は、研
磨終点検知が容易となるという効果ももたらすもので、
ゲート電極膜厚の薄膜化やシリコン絶縁膜３２の研磨量
のバラツキ低減が容易となる。
２を１５００ｎｍ堆積後、機械化学研磨法によりダミー
ゲート電極表面が現れるまで研磨する（図２（ｈ）参
照）。機械化学研磨法では、ダミーゲート電極表面が現
れた時点で研磨を停止することは困難であるが、シリコ
ン絶縁膜３２とゲート電極材料との研磨の選択比を向上
させることで対応している。例えば、機械化学研磨装置
における研磨布や処理中に導入される研磨剤を替えるこ
とで選択比を向上させる。研磨剤として一般的なシリカ
系の研磨剤を用いた場合には、シリコン酸化膜の対酸化
チタン２９の研磨選択比は数百となり、対多結晶シリコ
ン、対窒化シリコンのそれぞれの選択比〜１、〜４に対
して非常に高い値となるため、機械化学研磨の終点時検
出が可能となる。即ち、本発明の酸化チタン２９は、研
磨終点検知が容易となるという効果ももたらすもので、
ゲート電極膜厚の薄膜化やシリコン絶縁膜３２の研磨量
のバラツキ低減が容易となる。
【００５５】その後、濃硫酸で処理し酸化チタン２９を
溶解除去し、ダミーゲート電極を金属ゲート電極に置換
し、トランジスタが作製される。即ち、硫酸処理でダミ
ーゲート電極２４ａ上の酸化チタン２９を除去した後、
フッ酸―硝酸の混酸でダミーゲート電極２４ａを除去す
る。
溶解除去し、ダミーゲート電極を金属ゲート電極に置換
し、トランジスタが作製される。即ち、硫酸処理でダミ
ーゲート電極２４ａ上の酸化チタン２９を除去した後、
フッ酸―硝酸の混酸でダミーゲート電極２４ａを除去す
る。
【００５６】続いて、ゲート領域のダミーゲート酸化膜
２３をフッ酸処理で除去する（図２（ｉ）参照）。そし
て、Ｔａ2Ｏ5やＺｒＯ2等の高誘電ゲート膜３３を堆積
した後、金属ゲート電極材料３４を堆積する（図２
（ｊ）参照）。
２３をフッ酸処理で除去する（図２（ｉ）参照）。そし
て、Ｔａ2Ｏ5やＺｒＯ2等の高誘電ゲート膜３３を堆積
した後、金属ゲート電極材料３４を堆積する（図２
（ｊ）参照）。
【００５７】最後に、機械化学研磨法で研磨し、ゲート
領域に高誘電ゲート膜３３と金属ゲート電極３４ａを残
して堆積膜を研磨除去する（図２（ｋ）参照）。
領域に高誘電ゲート膜３３と金属ゲート電極３４ａを残
して堆積膜を研磨除去する（図２（ｋ）参照）。
【００５８】さらに、形成保護膜、コンタクトホール開
口、金属配線の工程を経て、半導体装置が作製される。
口、金属配線の工程を経て、半導体装置が作製される。
【００５９】なお、上述の実施形態においては、ダミー
ゲート電極材料として多結晶シリコンの例を挙げたが、
窒酸化シリコンやＳｉＧｅを使用しても構わない。
ゲート電極材料として多結晶シリコンの例を挙げたが、
窒酸化シリコンやＳｉＧｅを使用しても構わない。
【００６０】また、窒化チタンの酸化法に対しても、上
述したプラズマ酸化以外に、従来法である酸素雰囲気酸
化、あるいはオゾン雰囲気酸化を利用しても構わない。
述したプラズマ酸化以外に、従来法である酸素雰囲気酸
化、あるいはオゾン雰囲気酸化を利用しても構わない。
【００６１】さらに、シリサイドに用いる金属材料に
は、Ｔｉ以外にＣｏやＮｉを使用しても構わない。
は、Ｔｉ以外にＣｏやＮｉを使用しても構わない。
【００６２】
【発明の効果】本発明によると、サリサイド法でソース
／ドレインの低抵抗化を図りながら、ダミーゲート電極
のシリサイド化反応を防止することができるため、ゲー
ト置き換え工程を容易に進行させることができる。
／ドレインの低抵抗化を図りながら、ダミーゲート電極
のシリサイド化反応を防止することができるため、ゲー
ト置き換え工程を容易に進行させることができる。
【００６３】さらに、シリサイド化反応防止のためのバ
リアとして用いられる酸化チタンは、フォトアライメン
ト工程における反射防止膜として堆積される窒化チタン
を酸化することにより形成されるため、新規に堆積する
必要がないので、フォトアライメントの加工精度を改善
することができる。
リアとして用いられる酸化チタンは、フォトアライメン
ト工程における反射防止膜として堆積される窒化チタン
を酸化することにより形成されるため、新規に堆積する
必要がないので、フォトアライメントの加工精度を改善
することができる。
【００６４】さらに、層間絶縁膜の平坦化において、機
械化学研磨の終点検出精度が向上する。
械化学研磨の終点検出精度が向上する。
【図１】本発明の、第１の実施形態おける半導体装置の
製造工程断面図である。
製造工程断面図である。
【図２】本発明の、第２の実施形態における半導体装置
の製造工程断面図である。
の製造工程断面図である。
【図３】従来における半導体装置の製造工程断面図であ
る。
る。
【図４】従来における半導体装置の製造工程断面図であ
る。
る。
１、２１ 半導体基板 ２、２２ 素子分離絶縁膜 ３、２３ ダミーゲート酸化膜 ４、２４ 多結晶シリコン ４ａ 多結晶シリコンのダミーゲート ５、２５ 窒化チタン ６、２６ フォトレジスト ７、２７ サイドウォール絶縁膜 ８、２８ ソース／ドレイン領域 ９、２９ 酸化チタン １０、３０ Ｔｉ １１、３１ チタンシリサイド層 １２、３２ シリコン絶縁膜 １３ 高誘電ゲート膜 １４ 金属ゲート電極材料 １４ａ 金属ゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/62 Ｇ 29/78 ３０１Ｐ Ｆターム(参考） 4M104 AA01 BB01 BB04 BB20 BB21 BB25 CC05 DD03 DD04 DD26 DD37 DD64 DD65 DD75 DD78 DD84 DD86 DD89 EE14 EE16 EE20 FF40 GG09 GG10 GG14 HH12 HH16 5F033 HH04 HH07 HH33 JJ01 JJ07 KK01 KK27 PP15 QQ03 QQ08 QQ09 QQ10 QQ11 QQ19 QQ31 QQ37 QQ48 QQ58 QQ65 QQ70 QQ73 QQ89 RR03 RR04 RR08 SS11 TT08 VV06 XX00 XX01 XX10 5F140 AA10 AA39 AA40 BA01 BD11 BD12 BE03 BE09 BF01 BF05 BG03 BG04 BG05 BG12 BG36 BG40 BG52 BG53 BJ01 BJ08 BK05 BK13 BK21 BK24 CC12
Claims (5)
- 【請求項１】 半導体基板上にダミーゲートを形成した
後、前記ダミーゲートをマスクとして用いて、上記半導
体基板に、ソース／ドレイン領域となる不純物拡散領域
を形成する工程と、 シリサイド化により、前記ソース／ドレイン領域にシリ
サイド層を形成する工程と、 前記半導体基板上に絶縁膜を堆積後、研磨処理を行うこ
とにより、前記ダミーゲートを露出させ、前記ダミーゲ
ートを除去する工程と、 該工程後、導電膜を堆積して、研磨処理を行うことによ
り、前記ダミーゲートが除去された部分に、ゲート電極
を形成する工程とを有する、半導体装置の製造方法にお
いて、 前記半導体基板上に、シリコンを含むダミーゲート形成
材料を堆積した後、その上面に反射防止膜を堆積して、
その上に、レジスト膜を塗布する工程と、 該レジスト膜をパターンニングした後、該レジストパタ
ーンをマスクとして用いて、前記ダミーゲート形成材料
をエッチングすることにより、前記ダミーゲートを形成
する工程と、 前記レジストパターンの剥離後、前記反射防止膜を酸化
することにより、該反射防止膜を後工程でのシリサイド
化阻止材料として利用し、前記ソース／ドレイン領域に
シリサイド層を形成する工程とを設けたことを特徴とす
る、半導体装置の製造方法。 - 【請求項２】 前記反射防止膜は、窒化チタンであるこ
とを特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記反射防止膜を酸化する工程が、酸
素、またはオゾンを利用した熱酸化あるいはプラズマ酸
化であることを特徴とする請求項１または２記載の半導
体装置の製造方法。 - 【請求項４】 前記シリコンとのシリサイド化反応をす
る材料が、チタン、コバルト、ニッケルであることを特
徴とする請求項１、２または３記載の半導体装置の製造
方法。 - 【請求項５】 前記シリコンは、多結晶シリコンあるい
は窒化シリコンであることを特徴とする請求項１、２、
３または４記載の半導体装置の製造方法。
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