JP2003516636A - ゲートエッチング処理後の湿式化学プロセスを使用する酸窒化珪素材料の除去 - Google Patents
ゲートエッチング処理後の湿式化学プロセスを使用する酸窒化珪素材料の除去Info
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Abstract
(57)【要約】
トランジスタゲート構造体(41、42)を形成する方法が提示されている。ゲート酸化層(41)が形成される。ゲート材料(42)は、ゲート酸化層(41)上に堆積される。酸窒化珪素の層(43)は、ゲート材料(42)上に堆積される。酸窒化珪素の層(43)、ゲート材料(42)及びゲート層(41)はエッチングされ、ゲート構造体(41、42)が形成される。酸窒化珪素領域(43)は、ゲート構造体(41、42)の上部に残留する。湿式化学プロセスを実行して、ゲート構造体(41、42)の上部から酸窒化珪素領域(43)を除去する。湿式化学プロセスの実行後、スペーサ(61、62)を、ゲート構造体(41、42)の周囲に形成する。
Description
【0001】
本発明は半導体装置の処理に係り、特に、ゲートエッチング処理後に湿式化学
プロセスを使用する酸窒化珪素材料の除去に関する。
プロセスを使用する酸窒化珪素材料の除去に関する。
【0002】
ゲートパターニングステップは、おそらく間違いなく集積回路のプロセスの流
れにおいて最も重要なステップである。フォトリソグラフィパターニング能力を
向上させるために、酸窒化珪素(SiON)の270オングストローム(Å)無
機底部反射防止被膜(BARC)を予め堆積させておくことができる。しかしな
がら、このSiON層は、金属シリサイドが形成される前にゲートスタック上部
から除去しなければならない。残留するいずれのSiONも、低シート抵抗シリ
サイドの均一な形成の大きな妨げとなる。
れにおいて最も重要なステップである。フォトリソグラフィパターニング能力を
向上させるために、酸窒化珪素(SiON)の270オングストローム(Å)無
機底部反射防止被膜(BARC)を予め堆積させておくことができる。しかしな
がら、このSiON層は、金属シリサイドが形成される前にゲートスタック上部
から除去しなければならない。残留するいずれのSiONも、低シート抵抗シリ
サイドの均一な形成の大きな妨げとなる。
【0003】
従来において、SiON層は、スペーサエッチングの一部として除去されてい
る。スペーサエッチング処理は、ブランケット堆積誘電膜をエッチングしてスペ
ーサを形成し、これを用いて軽くドーピングしたドレイン(LDD)とソース/
ドレイン領域とを分離するものである。スペーサの形成後、オーバーエッチング
を行って、SiON層を除去する。このオーバーエッチングは一般に、CF4、
CHF3、Ar等の気体と共に誘電エッチャにおいて行われる。しかし、このオ
ーバーエッチングにより、シリコントレンチ分離酸化物の損失、拡散シリコンの
望ましくないエッチング、スペーサの後退などの好ましくない幾つかの効果が生
じてしまう。
る。スペーサエッチング処理は、ブランケット堆積誘電膜をエッチングしてスペ
ーサを形成し、これを用いて軽くドーピングしたドレイン(LDD)とソース/
ドレイン領域とを分離するものである。スペーサの形成後、オーバーエッチング
を行って、SiON層を除去する。このオーバーエッチングは一般に、CF4、
CHF3、Ar等の気体と共に誘電エッチャにおいて行われる。しかし、このオ
ーバーエッチングにより、シリコントレンチ分離酸化物の損失、拡散シリコンの
望ましくないエッチング、スペーサの後退などの好ましくない幾つかの効果が生
じてしまう。
【0004】
本発明の好適な実施の形態によると、トランジスタゲート構造体を形成する方
法が提示される。ゲート酸化層が形成される。ゲート材料は、ゲート酸化層上に
堆積される。酸窒化珪素の層は、ゲート材料上に堆積される。酸窒化珪素の層、
ゲート材料、ゲート酸化層はエッチングされ、ゲート構造体を形成する。酸窒化
珪素層はゲート構造体の上部に残留する。湿式化学プロセスを実行して、ゲート
構造体の上部から酸窒化珪素層を除去する。湿式化学プロセスの実行後、オーバ
ーエッチングを必要とすることなく、従来のスペーサをゲート構造体の周囲に形
成する。
法が提示される。ゲート酸化層が形成される。ゲート材料は、ゲート酸化層上に
堆積される。酸窒化珪素の層は、ゲート材料上に堆積される。酸窒化珪素の層、
ゲート材料、ゲート酸化層はエッチングされ、ゲート構造体を形成する。酸窒化
珪素層はゲート構造体の上部に残留する。湿式化学プロセスを実行して、ゲート
構造体の上部から酸窒化珪素層を除去する。湿式化学プロセスの実行後、オーバ
ーエッチングを必要とすることなく、従来のスペーサをゲート構造体の周囲に形
成する。
【0005】
本発明の好適な実施の形態において、ゲート材料は非晶質シリコンである。又
は、ゲート材料はポリシリコン、アニール非晶質シリコン、他の種類のゲート材
料であってもよい。湿式化学プロセスは、例えば、熱リン酸エッチング、又は中
性酸化エッチング(NOE)である。NOEは、エチレングリコール、フッ素ア
ンモニウム、水、及び界面活性剤を含む溶液である。湿式化学プロセスは、軽く
ドーピングしたドレインを埋め込む前又は後に実行することができる。
は、ゲート材料はポリシリコン、アニール非晶質シリコン、他の種類のゲート材
料であってもよい。湿式化学プロセスは、例えば、熱リン酸エッチング、又は中
性酸化エッチング(NOE)である。NOEは、エチレングリコール、フッ素ア
ンモニウム、水、及び界面活性剤を含む溶液である。湿式化学プロセスは、軽く
ドーピングしたドレインを埋め込む前又は後に実行することができる。
【0006】
(スペーサのオーバーエッチングの一部としてではなく)ゲートエッチング後
にウェット剥離プロセスによってゲートスタックSiON層を選択的に除去する
ことにより、トレンチ酸化損失、拡散シリコンのエッチング、スペーサの後退を
抑えられる。ウェット剥離プロセスはSiON層を選択的にエッチングするが、
ウエハの残留物、特に重要なゲート酸化物(例えば熱酸化物)がそのまま残って
しまう。SiON層を除去し、スペーサ誘電体をゲート材料上に直接堆積させる
。その後、スペーサエッチングを行って、SiONオーバーエッチングステップ
を省略するので、関連する望ましくない効果を排除することができる。
にウェット剥離プロセスによってゲートスタックSiON層を選択的に除去する
ことにより、トレンチ酸化損失、拡散シリコンのエッチング、スペーサの後退を
抑えられる。ウェット剥離プロセスはSiON層を選択的にエッチングするが、
ウエハの残留物、特に重要なゲート酸化物(例えば熱酸化物)がそのまま残って
しまう。SiON層を除去し、スペーサ誘電体をゲート材料上に直接堆積させる
。その後、スペーサエッチングを行って、SiONオーバーエッチングステップ
を省略するので、関連する望ましくない効果を排除することができる。
【0007】
図1は、本発明の好適な実施の形態による半導体処理の簡略化フローチャート
である。ステップ11において、バッファ(パッド)酸化物の層が、半導体ウエ
ハの基板上に形成される。例えば、バッファ酸化物の層をシリコンの熱酸化によ
って形成して、酸化物を成長させる。バッファ酸化物の層は、例えば200オン
グストローム(Å)の厚さである。ステップ12において、窒化物の層を、バッ
ファ酸化物の層の上部に形成する。例えば、窒化物の層は、低圧化学蒸着(LP
CVD、SiH2CL2+NH3・ジクロロシラン/アンモニア)によって形成
される。窒化物の層は、例えば2000Åの厚さである。ステップ13において
、窒化物及びバッファ酸化物はドライエッチングプロセスによってパターニング
され、トレンチ領域を規定する。トレンチ領域は、例えば硫酸や過酸化水素など
のウェット化学薬品で洗浄される。一般に、洗浄はスピン−すすぎ−乾燥(SR
D)で終了する。
である。ステップ11において、バッファ(パッド)酸化物の層が、半導体ウエ
ハの基板上に形成される。例えば、バッファ酸化物の層をシリコンの熱酸化によ
って形成して、酸化物を成長させる。バッファ酸化物の層は、例えば200オン
グストローム(Å)の厚さである。ステップ12において、窒化物の層を、バッ
ファ酸化物の層の上部に形成する。例えば、窒化物の層は、低圧化学蒸着(LP
CVD、SiH2CL2+NH3・ジクロロシラン/アンモニア)によって形成
される。窒化物の層は、例えば2000Åの厚さである。ステップ13において
、窒化物及びバッファ酸化物はドライエッチングプロセスによってパターニング
され、トレンチ領域を規定する。トレンチ領域は、例えば硫酸や過酸化水素など
のウェット化学薬品で洗浄される。一般に、洗浄はスピン−すすぎ−乾燥(SR
D)で終了する。
【0008】
図2は、ステップ13の完了結果を示す。図2において、シリコン基板30の
上部では、窒化物層の区域32がバッファ酸化物層31の上位区域である。
上部では、窒化物層の区域32がバッファ酸化物層31の上位区域である。
【0009】
ステップ14において、トレンチは、例えばシリコンウエハのドライエッチン
グを実行することによって形成される。ドライエッチングは単一又は複数のステ
ップであり、シリコンをエッチングして、側壁外形を平滑にする。図3は、ステ
ップ14の完了結果を示している。図3において、トレンチ33はシリコン基板
30においてエッチングされた状態で示されている。例えば、トレンチ33は0
.5ミクロン幅で、基板30の表面下に0.4ミクロン延びる。
グを実行することによって形成される。ドライエッチングは単一又は複数のステ
ップであり、シリコンをエッチングして、側壁外形を平滑にする。図3は、ステ
ップ14の完了結果を示している。図3において、トレンチ33はシリコン基板
30においてエッチングされた状態で示されている。例えば、トレンチ33は0
.5ミクロン幅で、基板30の表面下に0.4ミクロン延びる。
【0010】
ステップ15において、平均トレンチ幅の場合、トレンチと窒化マスクとの間
で局所的平面化が行われるように、トレンチは充填酸化物を使用する化学蒸着(
CVD)によって充填される。例えば、CVD酸化物は、窒化物層の上面上で0
.7ミクロン延びている。図4は、ステップ15の完了結果を示している。図4
において、充填酸化物35は、充填されたトレンチ33(図3に示す)を有して
いる。例えば、充填酸化物35は、窒化物層32の上面上で0.7ミクロン延び
ている。
で局所的平面化が行われるように、トレンチは充填酸化物を使用する化学蒸着(
CVD)によって充填される。例えば、CVD酸化物は、窒化物層の上面上で0
.7ミクロン延びている。図4は、ステップ15の完了結果を示している。図4
において、充填酸化物35は、充填されたトレンチ33(図3に示す)を有して
いる。例えば、充填酸化物35は、窒化物層32の上面上で0.7ミクロン延び
ている。
【0011】
ステップ16において、充填酸化物を基板の表面のすぐ上のレベルまでエッチ
ングする。このエッチングは、例えば化学機械研磨(CMP)プロセスとウェッ
トエッチングの組み合わせによって行う。基板表面上に残留する充填酸化物の量
は、後の処理ステップで残留する充填酸化物を除去/エッチングするような量、
残留する充填酸化物がゲート酸化物と並ぶか、あるいはこれよりも僅かに上にな
るような量である。
ングする。このエッチングは、例えば化学機械研磨(CMP)プロセスとウェッ
トエッチングの組み合わせによって行う。基板表面上に残留する充填酸化物の量
は、後の処理ステップで残留する充填酸化物を除去/エッチングするような量、
残留する充填酸化物がゲート酸化物と並ぶか、あるいはこれよりも僅かに上にな
るような量である。
【0012】
図5は、ステップ16の完了結果を示している。図5において、充填酸化物3
5は、バッファ酸化物層31の上面のすぐ上のレベルまでエッチングされている
。例えば、充填酸化物35は、バッファ層31の上面上で800Å延びている。
5は、バッファ酸化物層31の上面のすぐ上のレベルまでエッチングされている
。例えば、充填酸化物35は、バッファ層31の上面上で800Å延びている。
【0013】
ステップ17において、窒化物は、例えば「熱」リン酸溶液を使用するウェッ
トエッチングによって剥離される。その結果を図6に示す。図6において、(図
5に示す)窒化物層を除去する。
トエッチングによって剥離される。その結果を図6に示す。図6において、(図
5に示す)窒化物層を除去する。
【0014】
浅いトレンチ分離(STI)を使用して、分離構造体を形成するためのフィー
ルド酸化膜を形成したが、他の技術を使用してもよい。例えば、フィールド酸化
領域を形成するために、シリコンの局所酸化(LOCOS)プロセスがしばしば
用いられる。LOCOSプロセスにおいて、パッド酸化物の層が形成される。パ
ッド酸化物の上部には、窒化物の層が形成される。窒化物はパターニングされ、
さらにエッチングされる。フィールド酸化物は、基板を露出するために酸化物を
エッチングした基板上の位置で成長する。しかし、STIは、従来のLOCOS
プロセスに勝る様々な長所を有している。例えば、STIにより、分離構造体の
平面化が可能となる。この結果、トランジスタのゲートスタックを画定する際に
、限界寸法(CD)をより良く制御することができる。ゲートスタックを画定す
る際にCDをより良く制御できれば、ゲートスタックが画定された後に行われる
他の処理ステップにおいてCDがより良く制御される。
ルド酸化膜を形成したが、他の技術を使用してもよい。例えば、フィールド酸化
領域を形成するために、シリコンの局所酸化(LOCOS)プロセスがしばしば
用いられる。LOCOSプロセスにおいて、パッド酸化物の層が形成される。パ
ッド酸化物の上部には、窒化物の層が形成される。窒化物はパターニングされ、
さらにエッチングされる。フィールド酸化物は、基板を露出するために酸化物を
エッチングした基板上の位置で成長する。しかし、STIは、従来のLOCOS
プロセスに勝る様々な長所を有している。例えば、STIにより、分離構造体の
平面化が可能となる。この結果、トランジスタのゲートスタックを画定する際に
、限界寸法(CD)をより良く制御することができる。ゲートスタックを画定す
る際にCDをより良く制御できれば、ゲートスタックが画定された後に行われる
他の処理ステップにおいてCDがより良く制御される。
【0015】
ステップ18において、適切なゲート酸化物層は、例えば熱成長によって基板
上に形成される。例えば、ゲート酸化物層の厚さは約54オングストローム(Å
)である。ゲート酸化物層の形成後、ステップ19において、非晶質シリコン層
が堆積される。あるいは、非晶質シリコン層の代わりに、ポリシリコンの層、ア
ニール非晶質シリコンの層、又は他の種類のゲート材料の層を堆積することがで
きる。
上に形成される。例えば、ゲート酸化物層の厚さは約54オングストローム(Å
)である。ゲート酸化物層の形成後、ステップ19において、非晶質シリコン層
が堆積される。あるいは、非晶質シリコン層の代わりに、ポリシリコンの層、ア
ニール非晶質シリコンの層、又は他の種類のゲート材料の層を堆積することがで
きる。
【0016】
ステップ20において、酸窒化珪素(SiON)の270Å底部反射防止被膜
(BARC)を堆積させる。
(BARC)を堆積させる。
【0017】
ステップ21において、標準リソグラフィック技術を用いて、非晶質シリコン
層及び二酸化シリコン層からそれぞれポリシリコンゲート領域をパターニングす
る。酸窒化珪素の無機底部反射防止被膜は、フォトリソグラフィパターニング能
力を向上させるよう機能する。パターニング及びエッチングの結果を、酸化物領
域41のゲートスタック、非晶質ポリシリコン領域42、SiON領域43を示
す図7に示す。図7から分かるように、SiON領域43は新たに形成された非
晶質ポリシリコン(ゲート)領域42の上部に残留し、ゲート酸化物領域41の
側部は露出している。
層及び二酸化シリコン層からそれぞれポリシリコンゲート領域をパターニングす
る。酸窒化珪素の無機底部反射防止被膜は、フォトリソグラフィパターニング能
力を向上させるよう機能する。パターニング及びエッチングの結果を、酸化物領
域41のゲートスタック、非晶質ポリシリコン領域42、SiON領域43を示
す図7に示す。図7から分かるように、SiON領域43は新たに形成された非
晶質ポリシリコン(ゲート)領域42の上部に残留し、ゲート酸化物領域41の
側部は露出している。
【0018】
従来の軽くドーピングしたドレイン(LDD)段階が実行される前又は後、及
びスペーサが形成される前に行われるステップ22において、湿式化学プロセス
を使用して一部を除去するが、好適には総てのSiON領域43を除去する。ウ
ェット処理は本質的に等方性であり、ゲート酸化物領域41の横方向のエッチン
グが可能である。従って、ウェット剥離プロセスはSiON層を選択的にエッチ
ングしなければならないが、ゲート酸化物領域41をほぼそのままの状態で残す
必要がある。
びスペーサが形成される前に行われるステップ22において、湿式化学プロセス
を使用して一部を除去するが、好適には総てのSiON領域43を除去する。ウ
ェット処理は本質的に等方性であり、ゲート酸化物領域41の横方向のエッチン
グが可能である。従って、ウェット剥離プロセスはSiON層を選択的にエッチ
ングしなければならないが、ゲート酸化物領域41をほぼそのままの状態で残す
必要がある。
【0019】
本発明の好適な実施の形態において、熱リン酸がウェット剥離プロセスにおい
て用いられる。熱リン酸プロセスにおいて、SiON及び熱酸化物のエッチング
速度は、SiONの場合は59.3Å/分、また熱酸化物層の場合は1.62Å
/分と測定された。これにより、SiON対熱酸化物の選択比は36.6になり
、またSiON領域43を完全に除去した状態でのゲート酸化物領域41におけ
る側面損失は10Å未満となる。
て用いられる。熱リン酸プロセスにおいて、SiON及び熱酸化物のエッチング
速度は、SiONの場合は59.3Å/分、また熱酸化物層の場合は1.62Å
/分と測定された。これにより、SiON対熱酸化物の選択比は36.6になり
、またSiON領域43を完全に除去した状態でのゲート酸化物領域41におけ
る側面損失は10Å未満となる。
【0020】
熱リン酸の他に、多数の異なるウェット化学薬品の使用も考えられるが、この
選択比に基づいてこれらの化学薬品を評価すべきである。例えば、中性酸化エッ
チング(NOE)を使用することが可能である。NOEプロセスにおいては、S
iON及び熱酸化物のエッチング速度はそれぞれ、12.5乃至17Å/分及び
2.5乃至4.5Å/分と測定されている。エッチング速度は、NOE槽が吸収
する水分量によって異なる。これは、SiON対熱酸化物の選択比が2.8乃至
6.8の範囲であることを示している。これは、270ÅSiON領域43全体
が除去されるまでに、ゲート酸化物領域41に60Å側面損失が存在することを
意味している。
選択比に基づいてこれらの化学薬品を評価すべきである。例えば、中性酸化エッ
チング(NOE)を使用することが可能である。NOEプロセスにおいては、S
iON及び熱酸化物のエッチング速度はそれぞれ、12.5乃至17Å/分及び
2.5乃至4.5Å/分と測定されている。エッチング速度は、NOE槽が吸収
する水分量によって異なる。これは、SiON対熱酸化物の選択比が2.8乃至
6.8の範囲であることを示している。これは、270ÅSiON領域43全体
が除去されるまでに、ゲート酸化物領域41に60Å側面損失が存在することを
意味している。
【0021】
図8は、除去されたSiON領域43を示している。従来の軽くドーピングし
たドレイン(LDD)段階が(まだ実行されていないのなら)実行された後、ス
ペーサが形成される。
たドレイン(LDD)段階が(まだ実行されていないのなら)実行された後、ス
ペーサが形成される。
【0022】
ステップ23において、SiON領域43が除去された状態で、スペーサ誘電
体は非晶質シリコン領域42上に直接堆積される。例えば、図9は非晶質シリコ
ン領域42上に直接堆積されたスペーサ誘電体51の層を示している。スペーサ
誘電体51の層は、例えば窒化物又は特定のその他の誘電材料からなっている。
体は非晶質シリコン領域42上に直接堆積される。例えば、図9は非晶質シリコ
ン領域42上に直接堆積されたスペーサ誘電体51の層を示している。スペーサ
誘電体51の層は、例えば窒化物又は特定のその他の誘電材料からなっている。
【0023】
ステップ24において、図10に示すように、スペーサ誘電体層のエッチング
が行われて、スペーサ61及びスペーサ62を形成する。
が行われて、スペーサ61及びスペーサ62を形成する。
【0024】
スペーサ61及び62の形成後、従来の処理が引き続き行われる。例えば、n
+及びp+ドーパントの注入を、例えばスクリーン酸化物層を介して行う。注入
の後には、例えば急速熱アニール(RTA)を摂氏約1000度で30秒間行い
、注入したドーパントを活性化させる。初期段階の処理によっても、非晶質シリ
コン層の結晶格子がポリシリコンに変化する。
+及びp+ドーパントの注入を、例えばスクリーン酸化物層を介して行う。注入
の後には、例えば急速熱アニール(RTA)を摂氏約1000度で30秒間行い
、注入したドーパントを活性化させる。初期段階の処理によっても、非晶質シリ
コン層の結晶格子がポリシリコンに変化する。
【0025】
次に、従来の方法により、ソース/ドレイン領域上に金属シリサイド領域を形
成する。
成する。
【0026】
上記では処理ステップの概要を説明したが、当業者によって理解されるように
、異なる種類の素子の処理は、使用するプロセスの種類によって特定の細部にお
いて変わることがある(例えば、CMOS又はNMOSプロセスであるか否か)
。
、異なる種類の素子の処理は、使用するプロセスの種類によって特定の細部にお
いて変わることがある(例えば、CMOS又はNMOSプロセスであるか否か)
。
【0027】
上記では、単に例にすぎない本発明の方法及び実施の形態を開示及び説明して
いる。当業者によって理解されるように、本発明はその精神又は本質的な特徴か
ら逸脱することなく、他の特定の形式において実施されることもある。従って、
本発明の開示は以下の請求項に示す発明の範囲について例証を意図しているが、
限定されることはない。
いる。当業者によって理解されるように、本発明はその精神又は本質的な特徴か
ら逸脱することなく、他の特定の形式において実施されることもある。従って、
本発明の開示は以下の請求項に示す発明の範囲について例証を意図しているが、
限定されることはない。
【図1】
図1は、本発明の好適な実施の形態による半導体処理を示す簡略化フローチャ
ートである。
ートである。
【図2】
図2は、本発明の好適な実施の形態による図1に示された半導体処理を示す。
【図3】
図3は、本発明の好適な実施の形態による図1に示された半導体処理を示す。
【図4】
図4は、本発明の好適な実施の形態による図1に示された半導体処理を示す。
【図5】
図5は、本発明の好適な実施の形態による図1に示された半導体処理を示す。
【図6】
図6は、本発明の好適な実施の形態による図1に示された半導体処理を示す。
【図7】
図7は、本発明の好適な実施の形態による図1に示された半導体処理を示す。
【図8】
図8は、本発明の好適な実施の形態による図1に示された半導体処理を示す。
【図9】
図9は、本発明の好適な実施の形態による図1に示された半導体処理を示す。
【図10】
図10は、本発明の好適な実施の形態による図1に示された半導体処理を示す
。
。
─────────────────────────────────────────────────────
フロントページの続き
Fターム(参考) 5F043 AA37 BB25 GG10
5F140 AA00 BA01 BE07 BF01 BF04
BG08 BG14 BG27 BG37 BG39
BG45 BG53 BH15 BJ08 BK02
BK13 BK38 CB04 CE07
【要約の続き】
Claims (20)
- 【請求項1】 トランジスタゲート構造体を形成する方法であって、 (a)ゲート酸化層を形成するステップと、 (b)前記ゲート酸化層上にゲート材料を堆積するステップと、 (c)前記ゲート材料上に酸窒化珪素層を堆積するステップと、 (d)前記酸窒化珪素層、前記ゲート材料及び前記ゲート酸化層をエッチング
してゲート構造体を形成するとともに、前記ゲート構造体の上部に酸窒化珪素領
域を残存させるステップと、 (e)湿式化学プロセスを実行して前記ゲート構造体の上部から前記酸窒化珪
素領域を除去するステップと、 (f)前記湿式化学プロセスの実行後に、前記ゲート構造体の周囲にスペーサ
を形成するステップと、 を備えたことを特徴とする方法。 - 【請求項2】 前記ステップ(b)において、前記ゲート材料は、非晶質シリコンであること
を特徴とする請求項1に記載の方法。 - 【請求項3】 前記ステップ(b)において、前記ゲート材料は、ポリシリコンであることを
特徴とする請求項1に記載の方法。 - 【請求項4】 前記ステップ(e)において、前記湿式化学プロセスは、熱リン酸エッチング
であることを特徴とする請求項1に記載の方法。 - 【請求項5】 前記ステップ(e)において、前記湿式化学プロセスは、中性酸化エッチング
であることを特徴とする請求項1に記載の方法。 - 【請求項6】 軽くドーピングしたドレインを注入する前に前記ステップ(e)が実行される
ことを特徴とする請求項1に記載の方法。 - 【請求項7】 軽くドーピングしたドレインを注入した後に前記ステップ(e)が実行される
ことを特徴とする請求項1に記載の方法。 - 【請求項8】 トランジスタゲート構造体を形成する方法であって、 (a)ゲート酸化領域の上部にゲート材料領域を有するゲート構造体を形成す
るとともに、前記ゲート構造体の上部に酸窒化珪素領域を残存させるステップと
、 (b)湿式化学プロセスを実行して、前記ゲート構造体の上部から酸窒化珪素
領域を除去するステップと、 (c)前記湿式化学プロセスの実行後に、前記ゲート構造体の周囲にスペーサ
を形成するステップと、 を備えたことを特徴とする方法。 - 【請求項9】 前記ステップ(a)において、前記ゲート材料は、非晶質シリコンであること
を特徴とする請求項8に記載の方法。 - 【請求項10】 前記ステップ(a)において、前記ゲート材料は、ポリシリコンであることを
特徴とする請求項8に記載の方法。 - 【請求項11】 前記ステップ(b)において、前記湿式化学プロセスは、熱リン酸エッチング
であることを特徴とする請求項8に記載の方法。 - 【請求項12】 前記ステップ(b)において、前記湿式化学プロセスは、中性酸化エッチング
であることを特徴とする請求項8に記載の方法。 - 【請求項13】 軽くドーピングしたドレインを注入する前に前記ステップ(b)が実行される
ことを特徴とする請求項8に記載の方法。 - 【請求項14】 軽くドーピングしたドレインを注入した後に前記ステップ(b)が実行される
ことを特徴とする請求項8に記載の方法。 - 【請求項15】 集積回路を処理する方法であって、 (a)ゲート酸化層を形成するステップと、 (b)前記ゲート酸化層上にゲート材料を堆積するステップと、 (c)前記ゲート材料上に酸窒化珪素層を堆積するステップと、 (d)前記酸窒化珪素層、前記ゲート材料及び前記ゲート酸化層をエッチング
してゲート構造体を形成するとともに、前記ゲート構造体の上部に酸窒化珪素領
域を残存させるステップと、 (e)湿式化学プロセスを実行して、前記ゲート構造体の上部から前記酸窒化
珪素領域を除去するステップと、 (f)前記湿式化学プロセスの実行後に、前記ゲート構造体の周囲にスペーサ
を形成するステップと、 を備えたことを特徴とする方法。 - 【請求項16】 前記ステップ(b)において、前記ゲート材料は、非晶質シリコンであること
を特徴とする請求項15に記載の方法。 - 【請求項17】 前記ステップ(e)において、前記湿式化学プロセスは、熱リン酸エッチング
であることを特徴とする請求項15に記載の方法。 - 【請求項18】 前記ステップ(e)において、前記湿式化学プロセスは、中性酸化エッチング
であることを特徴とする請求項15に記載の方法。 - 【請求項19】 軽くドーピングしたドレインを注入する前に前記ステップ(e)が実行される
ことを特徴とする請求項15に記載の方法。 - 【請求項20】 軽くドーピングしたドレインを注入した後に前記ステップ(e)が実行される
ことを特徴とする請求項15に記載の方法。
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US09/441,899 US6727166B1 (en) | 1999-11-17 | 1999-11-17 | Removal of silicon oxynitride material using a wet chemical process after gate etch processing |
PCT/US2000/041955 WO2001043187A2 (en) | 1999-11-17 | 2000-11-07 | Removal of silicon oxynitride material using a wet chemical process after gate etch processing |
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JP2007109966A (ja) * | 2005-10-14 | 2007-04-26 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
US8993457B1 (en) * | 2014-02-06 | 2015-03-31 | Cypress Semiconductor Corporation | Method of fabricating a charge-trapping gate stack using a CMOS process flow |
US11427731B2 (en) * | 2018-03-23 | 2022-08-30 | Teledyne Micralyne, Inc. | Adhesive silicon oxynitride film |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3979241A (en) * | 1968-12-28 | 1976-09-07 | Fujitsu Ltd. | Method of etching films of silicon nitride and silicon dioxide |
JPH0669078B2 (ja) * | 1983-03-30 | 1994-08-31 | 株式会社東芝 | 半導体装置の製造方法 |
US5891784A (en) * | 1993-11-05 | 1999-04-06 | Lucent Technologies, Inc. | Transistor fabrication method |
US5413953A (en) * | 1994-09-30 | 1995-05-09 | United Microelectronics Corporation | Method for planarizing an insulator on a semiconductor substrate using ion implantation |
US5478436A (en) * | 1994-12-27 | 1995-12-26 | Motorola, Inc. | Selective cleaning process for fabricating a semiconductor device |
US6319804B1 (en) * | 1996-03-27 | 2001-11-20 | Advanced Micro Devices, Inc. | Process to separate the doping of polygate and source drain regions in dual gate field effect transistors |
US5702869A (en) * | 1996-06-07 | 1997-12-30 | Vanguard International Semiconductor Corporation | Soft ashing method for removing fluorinated photoresists layers from semiconductor substrates |
US5883011A (en) * | 1997-06-18 | 1999-03-16 | Vlsi Technology, Inc. | Method of removing an inorganic antireflective coating from a semiconductor substrate |
US5963841A (en) * | 1997-08-01 | 1999-10-05 | Advanced Micro Devices, Inc. | Gate pattern formation using a bottom anti-reflective coating |
US5902125A (en) * | 1997-12-29 | 1999-05-11 | Texas Instruments--Acer Incorporated | Method to form stacked-Si gate pMOSFETs with elevated and extended S/D junction |
US6004850A (en) * | 1998-02-23 | 1999-12-21 | Motorola Inc. | Tantalum oxide anti-reflective coating (ARC) integrated with a metallic transistor gate electrode and method of formation |
US6030541A (en) * | 1998-06-19 | 2000-02-29 | International Business Machines Corporation | Process for defining a pattern using an anti-reflective coating and structure therefor |
US6063704A (en) * | 1999-08-02 | 2000-05-16 | National Semiconductor Corporation | Process for incorporating silicon oxynitride DARC layer into formation of silicide polysilicon contact |
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