KR100733633B1 - 트랜지스터 게이트 구조물 제조 방법 - Google Patents

트랜지스터 게이트 구조물 제조 방법 Download PDF

Info

Publication number
KR100733633B1
KR100733633B1 KR1020017008986A KR20017008986A KR100733633B1 KR 100733633 B1 KR100733633 B1 KR 100733633B1 KR 1020017008986 A KR1020017008986 A KR 1020017008986A KR 20017008986 A KR20017008986 A KR 20017008986A KR 100733633 B1 KR100733633 B1 KR 100733633B1
Authority
KR
South Korea
Prior art keywords
gate
delete delete
layer
silicon oxynitride
wet chemical
Prior art date
Application number
KR1020017008986A
Other languages
English (en)
Other versions
KR20010101561A (ko
Inventor
예에드워드
Original Assignee
코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 코닌클리즈케 필립스 일렉트로닉스 엔.브이. filed Critical 코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Publication of KR20010101561A publication Critical patent/KR20010101561A/ko
Application granted granted Critical
Publication of KR100733633B1 publication Critical patent/KR100733633B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3063—Electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H01L21/0276—Photolithographic processes using an anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3143—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Weting (AREA)

Abstract

본 발명은 트랜지스터 게이트 구조물(41, 42)을 형성하는 방법을 제공한다. 먼저 게이트 산화물층(41)이 형성된다. 게이트 재료(42)가 상기 게이트 산화물층(41) 상에 증착된다. 실리콘 산질화물층(43)이 상기 게이트 재료(42) 상에 증착된다. 상기 실리콘 산질화물층(43), 게이트 재료(42) 및 게이트 산화물층(41)이 에칭되어 게이트 구조물(41, 42)을 형성한다. 실리콘 산질화물 영역(43)은 게이트 구조물(41, 42)의 상부에 남는다. 습식 화학적 프로세스가 수행되어 게이트 구조물(41, 42)의 상부로부터 실리콘 산질화물 영역(43)을 제거한다. 습식 화학적 프로세스를 수행한 후에, 스페이서(61, 62)가 게이트 구조물(41, 42) 주위에 형성된다.

Description

트랜지스터 게이트 구조물 제조 방법{REMOVAL OF SILICON OXYNITRIDE MATERIAL USING A WET CHEMICAL PROCESS AFTER GATE ETCH PROCESSING}
본 발명은 반도체 디바이스의 처리 공정에 관한 것으로서, 특히, 게이트 에칭 처리 후 습식 화학적 프로세스를 이용하여 실리콘 산질화물(oxynitride) 재료를 제거하는 것에 관한 것이다.
게이트 패터닝 단계는 집적 회로의 공정 순서에서 가장 필수적인 단계이다. 포토리소그래피 패터닝 능력을 향상시키기 위해, 270Å의 실리콘 산질화물(SiON)의 무기(inorganic) 하부 반사 방지 코팅(bottom anti-reflective coating; BARC)이 사전에 증착될 수 있다. 그러나, SiON 층은 금속 실리사이드가 형성될 수 있기 전에 게이트 스택의 최상부로부터 제거되어야 한다. 임의의 잔존 SiON은 낮은 시트 저항 실리사이드의 형성을 크게 방해한다.
종래기술에서는, SiON이 스페이서 에칭의 일부로서 제거된다. 스페이서 에칭 공정은 전면 침착된(blanket-deposited) 유전체막을 에칭하여 약하게 도핑된 드 레인(LDD)과 소스/드레인 영역을 분리하는 스페이서를 형성한다. 스페이서가 형성된 후, SiON 층을 제거하기 위해 오버에칭(overetch)이 수행된다. 상기 오버에칭은 통상적으로 CF4, CHF3, Ar과 같은 기체를 갖는 유전체 에처(etcher)에서 수행된다. 그러나, 상기 오버에칭은 실리콘 트렌치 격리 산화물의 손실, 확산 실리콘의 바람직하지 못한 에칭 및 스페이서의 리세싱(recessing) 등 몇몇 바람직하지 못한 결과를 가져온다.
본 발명의 바람직한 실시예에 따르면, 트랜지스터 게이트 구조를 형성하는 방법이 제공된다. 먼저 게이트 산화물층이 형성된다. 게이트 재료는 상기 게이트 산화물층 상에 증착된다. 실리콘 산질화물층이 게이트 재료 상에 증착된다. 실리콘 산질화물층, 게이트 재료 및 게이트 산화물층은 에칭되어 게이트 구조를 형성한다. 실리콘 산질화물층은 게이트 구조의 상부에 남는다. 그 다음에 습식 화학적 프로세스가 수행되어 게이트 구조의 상부로부터 실리콘 산질화물층을 제거한다. 습식 화학적 프로세스를 수행한 후, 오버에칭 없이 통상적인 스페이서가 게이트 구조 주위에 형성된다.
본 발명의 바람직한 실시예에서, 게이트 재료는 비정질 실리콘이다. 한편, 게이트 재료는 폴리실리콘, 어닐링된 비정질 실리콘 또는 다른 유형의 게이트 재료일 수 있다. 습식 화학적 프로세스의 예로는, 고온 인산 에칭(hot phosphoric acid etch) 또는 중성 산화물 에칭(NOE)이 있다. NOE는 에틸렌 글리콜, 암모늄 플루오르화물, 물 및 계면활성제를 함유하는 용액이다. 습식 화학적 프로세스는 약하게 도핑된 드레인이 주입되기 전 또는 후에 수행될 수도 있다.
게이트 에칭(스페이서 오버에칭의 일부 대신으로서) 후에 습식 스트립 프로세스에 의해 게이트스택 SiON 층을 선택적으로 제거하면, 트렌치 산화물 손실, 확산 실리콘의 에칭 및 스페이서의 리세스가 감소된다. 습식 스트립 프로세스는 SiON 층을 선택적으로 에칭하지만, 웨이퍼의 잔류물, 특히 게이트 산화물(예를 들면, 열산화물(thermal oxide))은 그대로 남겨둔다. SiON 층이 제거되면, 스페이서 유전체는 게이트 재료 상에 바로 증착된다. 그러면, 스페이서 에칭으로 SiON 오버에칭 단계가 제거될 수 있어 관련된 원치 않는 결과를 제거할 수 있다.
도 1은 본 발명의 바람직한 실시예에 따른 반도체 제조 공정 과정을 도시한 개략적인 흐름도.
도 2 내지 10은 본 발명의 바람직한 실시예에 따른 도 1에 도시된 반도체 제조 공정 과정을 도시한 도면.
도 1은 본 발명의 바람직한 실시예에 따른 반도체 제조 공정 과정에 대한 개략적인 흐름도이다. 단계 11에서, 버퍼(패드) 산화물층이 반도체 웨이퍼의 기판 상에 형성된다. 예를 들면, 버퍼 산화물층이 실리콘의 열산화에 의해 형성되어 산 화물을 성장시킨다. 버퍼 산화물층의 두께는 예를 들면, 200Å이다. 단계 12에서, 질화물층이 버퍼 산화물층의 상부에 형성된다. 예를 들면, 질화물층은 저압 화학 기상 증착(LPCVD, SiH2Cl2+NH3·디클로로시레인(Dichlorosilane)/암모니아)에 의해 형성된다. 질화물층의 두께는 예를 들면, 2000Å이다. 단계 13에서, 질화물 및 버퍼 산화물이 건식 에칭 공정에 의해 패터닝되어 트렌치 영역을 형성한다. 트렌치 영역은 예를 들어, 황산 및 과산화수소와 같은 습식 화학제로 세정된다. 세정은 통상적으로 스핀 린스 드라이(spin-rinse-dry; SRD)로 끝난다.
도 2는 단계 13을 완료한 결과를 도시한 것이다. 도 2에서, 실리콘 기판(30)의 상부에는 질화물층의 부분(32)이 버퍼 산화물층(31) 상에 있다.
단계 14에서, 예를 들어 실리콘 웨이퍼의 건식 에칭을 수행함으로서, 트렌치가 형성된다. 건식 에칭은 실리콘을 에칭하여 측벽 프로파일을 평탄화하기 위한 하나 이상의 단계들일 수 있다. 도 3은 단계 14를 완료한 결과를 도시한 것이다. 도 3에서, 트렌치(33)는 실리콘 기판(30)이 에칭된 것을 나타내고 있다. 예를 들면, 트렌치는 0.5 미크론의 폭을 가지며, 기판(30)의 표면 아래로 0.4 미크론 연장된다.
단계 15에서, 트렌치는 화학 기상 증착(CVD)에 의해 산화물로 채워지며, 평균 트렌치 폭에 대해 트렌치와 질화물 사이에 국부 평탄화가 이루어진다. 예를 들면, CVD 산화물은 질화물층의 상부 표면 위로 0.7 미크론 연장된다. 도 4는 단계 15를 완료한 결과를 도시한 것이다. 도 4에서, 충진 산화물(fill oxide)(35)이 트렌치(33)를 채웠다. 예를 들면, 충진 산화물(35)은 질화물층(32)의 상부 표면 위 로 0.7 미크론 연장된다.
단계 16에서, 충진 산화물이 기판 표면 바로 위의 수준으로 에칭된다. 상기 에칭은 예를 들어 화학 기계 연마(CMP) 공정 및 습식 에칭의 조합에 의해 행해진다. 기판의 표면 위에 남은 충진 산화물의 양은 차후의 처리 공정 단계들이 잔여 충진 산화물을 제거/에칭할 정도이며, 따라서 잔여 충진 산화물은 게이트 산화물의 표면 또는 약간 위에 결합된다.
도 5는 단계 16을 완료한 결과를 도시한 것이다. 도 5에서, 충진 산화물(35)은 버퍼 산화물층(31)의 상부 표면 바로 위까지 에칭되었다. 예를 들면, 충진 산화물(35)은 버퍼층(31)의 상부 표면 위로 800Å 연장된다.
단계 17에서, 예를 들어, "고온(hot)" 인산 용액을 이용한 습식 에칭에 의해 질화물이 벗겨진다. 그 결과는 도 6에 도시되어 있다. 도 6에서, 질화물층(32)(도 5에 도시되어 있음)은 제거되어 있다.
격리 구조를 형성하기 위한 필드 산화물을 형성하는데 얕은 트렌치 격리(shallow trench isolation; STI)가 이용되었지만, 다른 기술이 또한 이용될 수도 있다. 예를 들면, 필드 산화물 영역들을 형성하는데 LOCOS(local oxidation of silicon) 공정이 빈번히 이용된다. LOCOS 공정에서, 패드 산화물이 형성된다. 패드 산화물의 상부에는 질화물층이 형성된다. 질화물은 패터닝되고 에칭된다. 필드 산화물은 질화물이 에칭되어 기판을 노출시키는 장소에서 기판 상에 성장한다. 그 다음에 상기 질화물 및 패드 산화물이 제거된다. 그러나, STI는 종래의 LOCOS 공정에 비해 많은 이점이 있다. 예를 들면, STI는 격리 구조의 평탄화를 허 용한다. 이것은 트랜지스터의 게이트 스택을 형성할 때 임계 치수(critical dimension; CD)를 보다 양호하게 제어할 수 있게 한다. 게이트 스택을 형성할 때 CD를 양호하게 제어할 수 있으면, 게이트 스택이 형성된 후에 발생하는 추가적인 공정 단계에서 CD를 보다 잘 제어할 수 있다.
단계 18에서, 예를 들어 열적 성장(thermal growth)에 의해 적절한 게이트 산화물층이 기판 상에 형성된다. 예를 들면, 게이트 산화물층의 두께는 약 54Å이다. 게이트 산화물층의 형성 후에, 단계 19에서, 비정질 실리콘층이 증착된다. 한편, 비정질 실리콘층 대신에, 폴리실리콘층, 어닐링된 비정질 실리콘 또는 다른 유형의 게이트 재료층이 증착될 수 있다.
단계 20에서, 270Å의 실리콘 산질화물(SiON)의 무기 하부 반사 방지 코팅(bottom anti-reflective coating; BARC)이 증착된다.
단계 21에서, 표준 리소그래픽 기법을 이용하여 폴리실리콘 게이트 영역이 비정질 실리콘층 및 실리콘 이산화물층으로부터 각각 패터닝된다. 상기 실리콘 산질화물의 무기 하부 반사 방지 코팅은 포토리소그래피 패터닝 능력을 향상시키는 역할을 한다. 상기 패턴 및 에칭의 결과는 도 7에 도시되어 있으며, 도 7에는 산화물 영역(41)의 게이트 스택, 비정질 폴리실리콘 영역(42) 및 SiON 영역(43)이 도시되어 있다. 도 7에서 알 수 있듯이, SiON 영역(43)은 새롭게 형성된 비정질 폴리실리콘(게이트) 영역(42)의 상부에 남고, 게이트 산화물 영역(41)의 측면이 노출된다.
단계 22에서, 종래의 약하게 도핑된 드레인(LDD) 단이 수행되기 전 또는 후 그리고 스페이서가 형성되기 전에, 습식 화학적 프로세스를 이용하여 SiON 영역(43)의 일부, 바람직하게는 전부를 제거한다. 습식 처리는 본래 등방성이므로, 게이트 산화물 영역(41)의 측면 에칭의 가능성이 있다. 따라서 습식 스트립 프로세스는 선택적으로 SiON층을 에칭해야 하지만, 게이트 산화물 영역(41)은 실질적으로 영향을 받지 않도록 해야 한다.
본 발명의 바람직한 실시예에서, 습식 스트립 프로세스에 고온 인산이 사용된다. 고온 인산 프로세스에서, SiON 및 열 산화물의 에칭율은 SiON층에 대해서는 59.3Å/min, 상기 열 산화물층에 대해서는 1.62Å/min로 측정되었다. 이것은 SiON 영역(43)의 완전한 제거에 있어서, 36.6의 열 산화물에 대한 SiON 선택도(SiON-to-thermal oxide selectivity) 및 10Å보다 작은 게이트 산화물 영역(41) 내의 측면 손실을 가져온다.
고온 인산 외에, 많은 다른 습식 화학제가 사용될 수 있지만, 상기 선택도에 기초하여 평가되어야 한다. 예를 들면, 중성 산화물 에칭(NOE)이 이용될 수 있다. NOE 공정에서, SiON 및 열 산화물의 에칭율은 각각 12.5-17Å/min 및 2.5-4.5Å/min으로 측정되었다. 에칭율은 NOE 배스(bath)에 의해 흡수된 수분의 양에 달려 있다. 이것은 열 산화물에 대한 SiON 선택도(SiON-to-thermal oxide selectivity)가 2.8 내지 6.8의 범위 내에 있음을 나타낸다. 이것은 전체 270Å의 SiON 영역(43)이 제거되는 시간을 의미하며, 게이트 산화물 영역(41)에서 60Å의 측면 손실이 있다.
도 8은 SiON 영역(43)이 제거된 것을 나타낸다. 종래의 약하게 도핑된 드레 인(LDD) 단이 수행된 후(아직 이것이 수행되지 않았다면), 스페이서가 형성된다.
단계 23에서, SiON 영역(43)이 제거되면, 스페이서 유전체가 비정질 실리콘 영역(42) 상에 직접 증착된다. 예를 들면, 도 9는 비정질 실리콘 영역(42) 상에 스페이서 유전체(51) 층이 직접 증착된 것을 도시하고 있다. 예를 들면, 스페이서 유전체(51) 층은 질화물 또는 몇몇 다른 유전체 재료로 형성된다.
단계 24에서, 스페이서 유전체 층의 에칭이 수행되어, 도 10에 도시된 스페이서(61) 및 스페이서(62)를 형성한다.
스페이서(61, 62)를 형성한 후, 종래의 처리 공정이 계속된다.
예를 들면, 스크린 산화물층을 통해 n+ 도펀트 및 p+ 도펀트의 주입이 이루어진다. 상기 주입 후에, 예를 들면, 약 1000℃에서 약 30초 동안 급속 열처리(Rapid Thermal Anneal; RTA)를 행하여 주입된 도펀트들을 활성화시킨다. 전처리(Front-end processing)가 또한 비정질 실리콘층의 결정 격자를 폴리실리콘으로 변화시킨다.
그 다음에 소스/드레인 영역 상의 금속 실리사이드 영역이 종래의 방법에 의해 형성된다.
전술한 논의는 당업자가 이해할 수 있도록 공정 단계들을 개괄하고 있지만, 다른 유형의 디바이스에 대한 공정에 있어서는 이용된 공정 유형(예를 들면, CMOS 공정 또는 NMOS 공정)에 따라서 그 세부사항이 변할 수도 있다.
전술한 논의는 단순히 본 발명의 예시적인 방법들 및 실시예들을 개시하고 있다. 당업자라면 알 수 있듯이, 본 발명은 본 발명의 정신 또는 기본적인 특성으 로부터 벗어나지 않고 다른 특정한 형태로 실시될 수도 있다. 따라서, 본 발명에 개시된 사항은 예시일 뿐, 첨부한 청구범위에 개시되어 있는 본 발명의 범위를 제한하는 것은 아니다.

Claims (21)

  1. 트랜지스터 게이트 구조물(41, 42) 제조 방법으로서,
    (a) 게이트 산화물층(41)을 형성하는 단계와,
    (b) 상기 게이트 산화물층(41) 상에 게이트 재료층(42)을 증착하는 단계와,
    (c1) 상기 게이트 재료층(42) 상에 실리콘 산질화물(silicon oxynitride)로 된 하부 반사 방지 코팅층(43)을 증착하는 단계와,
    (c2) 표준 포토 리소그래피 기법을 이용하여 결과하는 층 구조(41,42,43)의 게이트 영역을 패터닝하는 단계와,
    (d) 상기 실리콘 산질화물의 하부 반사 방지 코팅층(43), 게이트 재료층(42) 및 상기 게이트 산화물층(41)을 에칭하여, 게이트 구조물(41, 42)을 형성하고, 실리콘 산질화물 영역(43)을 상기 게이트 구조물(41, 42) 상에 남겨두는 단계와,
    (e) 습식 화학적 프로세스를 수행하여 상기 게이트 구조물(41, 42)의 상부로부터 상기 실리콘 산질화물 영역(43)을 제거하는 단계와,
    (f) 상기 습식 화학적 프로세스를 수행한 후, 상기 게이트 구조물(41, 42) 주위에 스페이서(61, 62)를 형성하는 단계를 포함하는
    트랜지스터 게이트 구조물 제조 방법.
  2. 제 1 항에 있어서,
    상기 단계 (b)에서, 상기 게이트 재료(42)는 비정질 실리콘인 트랜지스터 게이트 구조물 제조 방법.
  3. 제 1 항에 있어서,
    상기 단계 (b)에서, 상기 게이트 재료(42)는 폴리실리콘인 트랜지스터 게이트 구조물 제조 방법.
  4. 제 1 항에 있어서,
    상기 단계 (e)에서, 상기 습식 화학적 프로세스는 고온 인산 에칭(hot phosphoric acid etch)인 트랜지스터 게이트 구조물 제조 방법.
  5. 제 1 항에 있어서,
    상기 단계 (e)에서, 상기 습식 화학적 프로세스는 중성 산화물 에칭인 트랜지스터 게이트 구조물 제조 방법.
  6. 제 1 항에 있어서,
    상기 단계 (e)는 약하게 도핑된 드레인이 주입되기 전에 수행되는 트랜지스터 게이트 구조물 제조 방법.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 제 1 항에 있어서,
    상기 트랜지스터 게이트 구조물 제조 방법은 집적 회로를 형성하는데 이용되는 트랜지스터 게이트 구조물 제조 방법.
KR1020017008986A 1999-11-17 2000-11-07 트랜지스터 게이트 구조물 제조 방법 KR100733633B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/441,899 1999-11-17
US09/441,899 US6727166B1 (en) 1999-11-17 1999-11-17 Removal of silicon oxynitride material using a wet chemical process after gate etch processing

Publications (2)

Publication Number Publication Date
KR20010101561A KR20010101561A (ko) 2001-11-14
KR100733633B1 true KR100733633B1 (ko) 2007-06-28

Family

ID=23754740

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020017008986A KR100733633B1 (ko) 1999-11-17 2000-11-07 트랜지스터 게이트 구조물 제조 방법

Country Status (6)

Country Link
US (1) US6727166B1 (ko)
EP (1) EP1190444A2 (ko)
JP (1) JP2003516636A (ko)
KR (1) KR100733633B1 (ko)
CN (1) CN1197132C (ko)
WO (1) WO2001043187A2 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007109966A (ja) * 2005-10-14 2007-04-26 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US8993457B1 (en) * 2014-02-06 2015-03-31 Cypress Semiconductor Corporation Method of fabricating a charge-trapping gate stack using a CMOS process flow
US11427731B2 (en) * 2018-03-23 2022-08-30 Teledyne Micralyne, Inc. Adhesive silicon oxynitride film

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997036321A1 (en) * 1996-03-27 1997-10-02 Advanced Micro Devices, Inc. Process to separate the doping of polygate and source drain regions

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3979241A (en) * 1968-12-28 1976-09-07 Fujitsu Ltd. Method of etching films of silicon nitride and silicon dioxide
JPH0669078B2 (ja) * 1983-03-30 1994-08-31 株式会社東芝 半導体装置の製造方法
US5891784A (en) * 1993-11-05 1999-04-06 Lucent Technologies, Inc. Transistor fabrication method
US5413953A (en) * 1994-09-30 1995-05-09 United Microelectronics Corporation Method for planarizing an insulator on a semiconductor substrate using ion implantation
US5478436A (en) * 1994-12-27 1995-12-26 Motorola, Inc. Selective cleaning process for fabricating a semiconductor device
US5702869A (en) * 1996-06-07 1997-12-30 Vanguard International Semiconductor Corporation Soft ashing method for removing fluorinated photoresists layers from semiconductor substrates
US5883011A (en) * 1997-06-18 1999-03-16 Vlsi Technology, Inc. Method of removing an inorganic antireflective coating from a semiconductor substrate
US5963841A (en) * 1997-08-01 1999-10-05 Advanced Micro Devices, Inc. Gate pattern formation using a bottom anti-reflective coating
US5902125A (en) * 1997-12-29 1999-05-11 Texas Instruments--Acer Incorporated Method to form stacked-Si gate pMOSFETs with elevated and extended S/D junction
US6004850A (en) * 1998-02-23 1999-12-21 Motorola Inc. Tantalum oxide anti-reflective coating (ARC) integrated with a metallic transistor gate electrode and method of formation
US6030541A (en) * 1998-06-19 2000-02-29 International Business Machines Corporation Process for defining a pattern using an anti-reflective coating and structure therefor
US6063704A (en) * 1999-08-02 2000-05-16 National Semiconductor Corporation Process for incorporating silicon oxynitride DARC layer into formation of silicide polysilicon contact

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997036321A1 (en) * 1996-03-27 1997-10-02 Advanced Micro Devices, Inc. Process to separate the doping of polygate and source drain regions

Also Published As

Publication number Publication date
EP1190444A2 (en) 2002-03-27
US6727166B1 (en) 2004-04-27
CN1433568A (zh) 2003-07-30
WO2001043187A3 (en) 2002-01-10
WO2001043187A2 (en) 2001-06-14
KR20010101561A (ko) 2001-11-14
JP2003516636A (ja) 2003-05-13
CN1197132C (zh) 2005-04-13

Similar Documents

Publication Publication Date Title
US6436771B1 (en) Method of forming a semiconductor device with multiple thickness gate dielectric layers
US6277683B1 (en) Method of forming a sidewall spacer and a salicide blocking shape, using only one silicon nitride layer
US6448167B1 (en) Process flow to reduce spacer undercut phenomena
US5677217A (en) Method for fabricating a mosfet device, with local channel doping and a titanium silicide gate
KR0157875B1 (ko) 반도체 장치의 제조방법
US5856227A (en) Method of fabricating a narrow polycide gate structure on an ultra-thin gate insulator layer
US6969646B2 (en) Method of activating polysilicon gate structure dopants after offset spacer deposition
US6211045B1 (en) Incorporation of nitrogen-based gas in polysilicon gate re-oxidation to improve hot carrier performance
US6627527B1 (en) Method to reduce metal silicide void formation
KR100733633B1 (ko) 트랜지스터 게이트 구조물 제조 방법
US5821170A (en) Method for etching an insulating material
US6455428B1 (en) Method of forming a metal silicide layer
US7179715B2 (en) Method for controlling spacer oxide loss
JPH10303141A (ja) 半導体装置及びその製造方法
US7470605B2 (en) Method for fabrication of a MOS transistor
KR20010107707A (ko) Ｓｔｉ 구조를 갖는 반도체 장치를 제조하기 위한 방법
KR100442854B1 (ko) 반도체장치의 제조방법
KR100525912B1 (ko) 반도체 소자의 제조 방법
JP3778065B2 (ja) 半導体装置の製造方法
JP3033518B2 (ja) 半導体装置の製造方法
US7022592B2 (en) Ammonia-treated polysilicon semiconductor device
KR100895822B1 (ko) 반도체 소자의 엘디디 스페이서 형성방법
KR100296125B1 (ko) 반도체소자의 게이트전극 형성방법
KR100427535B1 (ko) 반도체 소자의 제조 방법
KR20050122652A (ko) 씨모스 반도체 소자의 트랜지스터 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee