JP2000200830A

JP2000200830A - トレンチ素子分離領域を有する半導体装置の製造方法

Info

Publication number: JP2000200830A
Application number: JP11001065A
Authority: JP
Inventors: Yutaka Maruo; 豊丸尾
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1999-01-06
Filing date: 1999-01-06
Publication date: 2000-07-18

Abstract

(57)【要約】【課題】トレンチ素子分離領域の絶縁層の埋め込みが
良好に行われる、トレンチ素子分離領域を有する半導体
装置の製造方法を提供する。【解決手段】本発明のトレンチ素子分離領域２３を有
する半導体装置の製造方法は、シリコン基板１０上に、
所定のパターンで形成されたストッパ層１４をマスクと
してシリコン基板１０をエッチングし、トレンチ１６を
形成する工程；トレンチ１６を充填する絶縁層２０を全
面に形成する工程；化学的機械的研磨法により、ストッ
パ層１４をストッパとして、絶縁層２０を平坦化する工
程；ストッパ層１４を除去する工程；全面にシリコン層
９０を形成する工程；シリコン層９０を異方性エッチン
グすることにより、突出部２２の側壁を被覆する、側壁
シリコン膜９２を形成する工程；側壁シリコン膜９２を
熱酸化し、側壁保護膜９４を形成する工程および突出部
２２と、側壁保護膜９４とをエッチングして、トレンチ
素子分離領域２３を形成する工程を含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に素子分離溝を有する半導体装置の製造
方法に関する。

【０００２】

【背景技術】近年、半導体素子、たとえばＭＯＳトラン
ジスタの微細化に伴い、半導体素子間を分離するための
領域の微細化が必要となっている。この領域の微細化を
達成するため、半導体素子間の基板上に溝部（以下「ト
レンチ」という）を設け、このトレンチに絶縁材を充填
することによって半導体素子間を分離するトレンチ素子
分離技術が検討されている。この技術の一例を次に説明
する。

【０００３】図２６〜図２９は、従来のトレンチ素子分
離技術を利用した、トレンチ素子分離領域１２３の形成
工程を模式的に示す断面図である。

【０００４】まず、図２６に示すように、シリコン基板
１１０上に、パッド層１１２、ストッパ層１１４を順次
堆積させた後、ストッパ層１１４の上に、所定のパター
ンのレジスト層Ｒ１０を形成し、レジスト層Ｒ１０をマ
スクとして、ストッパ層１１４をエッチングする。

【０００５】次いで、図２７に示すように、レジスト層
Ｒ１０をアッシング除去し、ストッパ層１１４をマスク
として、シリコン基板１１０をエッチングし、トレンチ
１１６を形成する。その後、トレンチ１１６におけるシ
リコン基板１１０の露出面を熱酸化し、トレンチ酸化膜
１１８を形成する。

【０００６】次に、トレンチ１１６を埋め込むようにし
て、絶縁層１２０を全面に堆積させ、図２８に示すよう
に、ストッパ層１１４をマスクとして、絶縁層１２０を
平坦化する。次いで、ストッパ層１１４を熱りん酸を用
いて除去する。

【０００７】その後の工程において、絶縁層１２０の、
シリコン基板１１０の上面のレベルより突出した部分を
等方性エッチングし、図２９に示すような、トレンチ素
子分離領域１２３を形成する。

【０００８】しかし、以上のようにして、トレンチ素子
分離領域１２３を形成すると、絶縁層１２０の上部の端
部において、図２９に示すように、くぼみ１２５が生じ
る。

【０００９】このくぼみ１２５は、図３０に示すよう
に、くぼみ１２５におけるシリコン基板１１０および絶
縁層１２０の傾斜が急峻である。その傾斜が急峻である
と、ゲート電極を形成するためのゲート電極材のエッチ
ングにおいて、そのくぼみ１２５にゲート電極材が残っ
てしまう。ゲート電極材がくぼみ１２５に残ると、回路
のショートなどの不具合が生じる。

【００１０】

【発明が解決しようとする課題】本発明は、トレンチ素
子分離領域の絶縁層の埋め込みが良好に行われる、トレ
ンチ素子分離領域を有する半導体装置の製造方法を提供
することにある。

【００１１】

【課題を解決するための手段】本発明のトレンチ素子分
離領域を有する半導体装置の製造方法は、以下の工程
（ａ）〜（ｋ）を含む。（ａ）シリコン基板の表面にパッド層を形成する工程、
（ｂ）前記パッド層の表面に、化学的機械的研磨のため
のストッパ層を形成する工程、（ｃ）前記ストッパ層お
よび前記パッド層を所定のパターンにエッチングする工
程、（ｄ）前記ストッパ層をマスクとして前記シリコン
基板をエッチングし、素子分離溝を形成する工程、
（ｅ）前記素子分離溝を充填する絶縁層を全面に形成す
る工程、（ｆ）化学的機械的研磨法により、前記ストッ
パ層をストッパとして、前記絶縁層を平坦化する工程、
（ｇ）前記ストッパ層を除去する工程、（ｈ）全面にシ
リコン層を形成する工程、（ｉ）前記シリコン層を異方
性エッチングすることにより、前記シリコン基板の素子
が形成される領域の表面のレベルより突出した、前記絶
縁層の部分の側壁を被覆する、側壁シリコン膜を形成す
る工程、（ｊ）前記側壁シリコン膜を熱酸化し、側壁保
護膜を形成する工程、および（ｋ）前記シリコン基板の
素子が形成される領域の表面のレベルより突出した、前
記絶縁層の部分と、前記側壁保護膜とをエッチングし
て、トレンチ素子分離領域を形成する工程。

【００１２】本発明の主たる特徴点は、以下の二つであ
る。

【００１３】（１）第１に、前記シリコン基板の素子が
形成される領域の表面のレベルより突出した、前記絶縁
層の部分（以下「突出部」という）の側壁を被覆する側
壁保護膜を形成して、この突出部をエッチングしたこと
である。このようにして突出部をエッチングすることに
より、突出部をエッチングする工程（ｋ）において、側
壁保護膜が突出部の側壁を保護することにより、絶縁層
の上部の端部において、くぼみが生じ難くなる。くぼみ
が発生するのを抑制した結果、トランジスタ特性におけ
る不具合、たとえば逆狭チャネル効果，Ｈｕｍｐを防止
することができる。また、くぼみに電極材がたまらない
ため、ゲート電極のパターニングが良好に行われ、回路
のショートを防止することができる。

【００１４】（２）第２に、前記工程（ｈ），（ｉ）お
よび（ｊ）で、側壁保護膜を形成したことである。この
ようにして側壁保護膜を形成すると、緻密な側壁保護膜
を形成することができる。そして、突出部および側壁保
護膜をエッチングする工程（ｋ）において、側壁保護膜
のエッチングレートと突出部のエッチングレートとの差
を小さくすることができる。このようにエッチングレー
トの差を小さくすることができるようになったことによ
り、工程（ｋ）において、突出部のエッチングと側壁保
護膜のエッチングとを均等に行うことができる。その結
果、トレンチコーナのスムージングが良好に行われ、絶
縁層の上部の端部において、くぼみの発生を抑制するこ
とができる。

【００１５】前記シリコン層は、好ましくは多結晶シリ
コン層，非晶質シリコン層である。

【００１６】前記工程（ｊ）における前記側壁シリコン
膜を熱酸化する方法として、好ましくは、主として、以
下の二つの熱酸化方法を挙げることができる。

【００１７】（１）第１に、水蒸気の存在下で熱酸化す
る方法（以下「ウエット酸化」という）である。このウ
エット酸化は、酸化レートが大きく、低温での酸化が可
能であるため、短時間での処理時間でよいという利点を
有する。ウエット酸化の熱酸化の温度は、膜厚の制御性
より、８００〜９００℃であることが好ましい。

【００１８】（２）第２に、酸素または酸素と不活性ガ
スとの混合ガスの雰囲気中で熱酸化する方法（以下「ド
ライ酸化」という）である。このドライ酸化は、高温で
の酸化を必要とするが、埋め込み酸化膜の耐ウエットエ
ッチを向上させることができ、くぼみがさらに生じ難く
なるという利点を有する。ドライ酸化の熱酸化の温度
は、埋め込み酸化膜の耐ウエットエッチを向上させると
いう観点から、１０００〜１１５０℃であることが好ま
しい。

【００１９】前記工程（ｋ）におけるエッチングのエッ
チャントは、フッ酸を含むエッチャントであることが好
ましい。

【００２０】

【発明の実施の形態】以下、本発明の好適な実施の形態
について、図面を参照しながら説明する。

【００２１】（デバイスの構造）本発明の製造方法によ
り得られたトレンチ素子分離領域を有する半導体装置に
ついて説明する。

【００２２】図２５は、本発明の製造方法により得られ
たトレンチ素子分離領域を有する半導体装置（以下「半
導体装置」という）１００である。

【００２３】図２５に示す半導体装置１００は、トレン
チ素子分離領域２３、ｎ型ＭＯＳ素子８０およびｐ型Ｍ
ＯＳ素子８２を含む。

【００２４】トレンチ素子分離領域２３は、シリコン基
板１０に設けられたトレンチ１６を、絶縁層２０で充填
することにより形成された領域である。トレンチ素子分
離領域２３は、ＭＯＳ素子間を分離し、素子領域を画定
する役割を有する。このトレンチ素子分離領域２３を境
として、一方の素子領域には、ｐ型レトログレードウエ
ル３２が形成され、他方の素子領域には、ｎ型レトログ
レードウエル３０が形成されている。

【００２５】ｐ型レトログレードウエル３２上には、ｎ
型ＭＯＳ素子８０が形成され、ｎ型レトログレードウエ
ル３０上には、ｐ型ＭＯＳ素子８２が形成されている。

【００２６】ｎ型ＭＯＳ素子８０は、ゲート酸化膜２８
と、ゲート電極４６と、ｎ型不純物拡散層５０とを有す
る。

【００２７】ｎ型ＭＯＳ素子８０におけるゲート酸化膜
２８は、ｐ型レトログレードウエル３２上に形成されて
いる。このゲート酸化膜２８上には、ゲート電極４６が
形成されている。ゲート電極４６は、多結晶シリコン層
４０と、多結晶シリコン層４０上に形成された金属シリ
サイド層４２とからなる。そして、ゲート酸化膜２８お
よびゲート電極４６の側壁を覆うようにして、サイドウ
ォール絶縁膜７０が形成されている。

【００２８】ｎ型不純物拡散層５０は、ソース／ドレイ
ン領域を構成している。そしてｎ型不純物拡散層５０
は、低濃度のｎ型不純物拡散層５０ａと高濃度のｎ型不
純物拡散層５０ｂとからなり、ＬＤＤ構造を有してい
る。

【００２９】ｐ型ＭＯＳ素子８２は、ゲート酸化膜２８
と、ゲート電極４６と、ｐ型不純物拡散層６０とを有す
る。

【００３０】ｐ型ＭＯＳ素子８２におけるゲート酸化膜
２８は、ｎ型レトログレードウエル３０上に形成されて
いる。ゲート電極４６およびサイドウォール絶縁膜７０
の詳細は、ｎ型ＭＯＳ素子８０と同様である。

【００３１】ｐ型不純物拡散層６０は、ｐ型である以外
は、ｎ型不純物拡散層５０と同様である。

【００３２】（製造プロセス）次に、図２５に示す半導
体装置１００の製造プロセスについて説明する。図１〜
図２４は、半導体装置１００の製造工程を示したもので
ある。

【００３３】（１）トレンチの形成まず、図１を参照しながら説明する。シリコン基板１０
上に、パッド層１２を形成する。パッド層１２の材質
は、たとえばＳｉＯ₂，ＳｉＯＮなどを挙げることがで
きる。パッド層１２がＳｉＯ₂からなる場合には、熱酸
化法，ＣＶＤ法などにより形成することができ、ＳｉＯ
Ｎからなる場合には、ＣＶＤ法などにより形成すること
ができる。パッド層１２の膜厚は、たとえば５〜２０ｎ
ｍである。

【００３４】次いで、パッド層１２上に、ストッパ層１
４を形成する。ストッパ層１４としては、たとえば窒化
シリコン層，窒化シリコン層と多結晶シリコン層または
非晶質シリコン層との多層構造などを挙げることがで
き、その形成方法としては、公知の方法たとえばＣＶＤ
法などを挙げることができる。ストッパ層１４は、後の
ＣＭＰにおけるストッパとして機能するのに十分な膜
厚、たとえば５０〜１５０ｎｍの膜厚を有する。

【００３５】ストッパ層１４の上に、所定のパターンの
レジスト層Ｒ１を形成する。レジスト層Ｒ１は、図２に
示すように、トレンチ１６が形成されることになる領域
の上方において、開口されている。

【００３６】次に、レジスト層Ｒ１をマスクとして、ス
トッパ層１４およびパッド層１２をエッチングする。こ
のエッチングは、たとえばドライエッチングにより行わ
れる。

【００３７】次に、レジスト層Ｒ１をアッシングにより
除去する。次いで、図３に示すように、ストッパ層１４
をマスクとして、シリコン基板１０をエッチングし、ト
レンチ１６を形成する。トレンチ１６の深さは、デバイ
スの設計で異なるが、たとえば３００〜５００ｎｍであ
る。シリコン基板１０のエッチングは、ドライエッチン
グにより行うことができる。

【００３８】図示しないが、シリコン基板１０とストッ
パ層１４との間に介在しているパッド層１２の端部をエ
ッチングする。

【００３９】次に、図４に示すように、熱酸化法によ
り、トレンチ１６におけるシリコン基板１０の露出面を
酸化し、酸化膜（以下「トレンチ酸化膜」という）１８
を形成する。また、パッド層１２の端部がエッチングさ
れていることにより、この熱酸化によって、トレンチ１
６を構成するシリコン基板１０の上部のエッジ部は、酸
化されて、丸みを帯びる。シリコン基板１０の上部のエ
ッジ部が丸みを帯びることによって、後述する絶縁層２
０の上部の端部におけるくぼみが生じにくくなる。

【００４０】図５に示すように、トレンチ１６を埋め込
むようにして、絶縁層２０を全面に堆積する。絶縁層２
０の膜厚は、トレンチ１６を埋め込み、少なくともスト
ッパ層１４を覆うような膜厚、たとえば５００〜８００
ｎｍである。絶縁層２０の材質は、たとえば、酸化シリ
コンなどからなる。絶縁層２０の堆積方法としては、た
とえば高密度プラズマＣＶＤ法，熱ＣＶＤ法，ＴＥＯＳ
プラズマＣＶＤ法などを挙げることができる。

【００４１】次に、図６に示すように、絶縁層２０をＣ
ＭＰ法により平坦化する。この平坦化は、ストッパ層１
４が露出するまで行う。つまり、ストッパ層１４をスト
ッパとして、絶縁層２０を平坦化する。

【００４２】次に、図７に示すように、ストッパ層１４
をたとえば熱りん酸液を用いて除去する。

【００４３】（２）側壁保護膜の形成次に、図８に示すように、全面にシリコン層９０を形成
する。シリコン層９０の材質としては、多結晶シリコ
ン，非晶質シリコン，などを挙げることができ、その形
成方法としては、ＣＶＤ法などを挙げることができる。
シリコン層９０の膜厚は、側壁保護膜９４の形成に十分
な膜厚、たとえば３０〜１００ｎｍである。

【００４４】次いで、図９に示すように、反応性イオン
エッチングなどによって、シリコン層９０をエッチング
することにより、突出部２２の側壁を被覆する側壁シリ
コン膜９２を形成する。

【００４５】次に、側壁シリコン膜９２を熱酸化し、図
１０に示すように、酸化シリコンからなる側壁保護膜９
４を形成する。この熱酸化の方法は、特に限定されない
が、ウエット酸化（水蒸気の存在下において熱酸化する
方法），ドライ酸化（酸素または酸素と不活性ガスとの
混合ガスの雰囲気中で熱酸化する方法）が好ましい。ウ
エット酸化は、酸化レートが大きく、低温での酸化が可
能であるため、短時間での処理時間でよいという利点を
有する。ドライ酸化は、高温での酸化を必要とするが、
埋め込み酸化膜の耐ウエットエッチを向上させることが
でき、くぼみがさらに生じ難くなるという利点を有す
る。ウエット酸化の熱酸化の温度は、膜厚の制御性よ
り、８００〜９００℃であることが好ましい。ドライ酸
化の熱酸化の温度は、埋め込み酸化膜の耐ウエットエッ
チを向上させるという観点から、１０００〜１１５０℃
であることが好ましい。ドライ酸化における不活性ガス
としては、たとえばヘリウム，ネオン，アルゴン，クリ
プトンなどを挙げることができる。

【００４６】側壁保護膜９４を設けた作用効果および以
上のようにして側壁保護膜９４を形成したことの作用効
果は、後に詳述する。

【００４７】次に、図１１に示すように、突出部２２と
側壁保護膜９４とを等方性エッチングし、突出部２２の
膜厚を、たとえば０〜１５ｎｍにする。エッチャントと
しては、たとえばフッ酸を含むエッチャントなどを挙げ
ることができる。このエッチングの際、パッド層１２も
エッチング除去される。

【００４８】（３）ウエルの形成次に、図１２に示すように、シリコン基板１０の露出面
に、犠牲酸化膜２４を熱酸化法により形成する。犠牲酸
化膜２４の膜厚は、たとえば１０〜２０ｎｍである。

【００４９】次に、犠牲酸化膜２４およびトレンチ１６
を充填する絶縁層２０の表面に、所定のパターンを有す
るレジスト層Ｒ２を形成する。レジスト層Ｒ２は、ｎウ
エルとなる領域の表面が露出するように開口されてい
る。このレジスト層Ｒ２をマスクとして、リン，ヒ素な
どのｎ型不純物を１回もしくは複数回にわたってシリコ
ン基板１０に注入することにより、シリコン基板１０内
にｎ型レトログレードウエル３０を形成する。なお、レ
トログレードウエルは、シリコン基板１０の深い位置に
おいて、ウエルの不純物濃度のピークがあるウエルをい
う。

【００５０】図１３に示すように、犠牲酸化膜２４およ
びトレンチ１６を充填する絶縁層２０の表面に、レジス
ト層Ｒ３を形成する。レジスト層Ｒ３は、ｐウエルとな
る領域の表面が露出するように開口されている。このレ
ジスト層Ｒ３をマスクとして、ボロンなどのｐ型不純物
を１回もしくは複数回にわたってシリコン基板１０に注
入することにより、シリコン基板１０内にｐ型レトログ
レードウエル３２を形成する。

【００５１】次に、図１４に示すように、犠牲酸化膜２
４を、フッ酸などのエッチャントを用いてエッチングす
る。この際、突出部２２および側壁保護膜９４はエッチ
ング除去される。こうして、トレンチ素子分離領域２３
が形成される。

【００５２】（４）ゲート電極の形成次いで、図１５に示すように、トレンチ素子分離領域２
３により画定された素子領域の上に、酸化膜２６を形成
する。この酸化膜２６の一部は、ゲート酸化膜２８とな
る。

【００５３】図１６に示すように、絶縁層２０および酸
化膜２６の上にＣＶＤ法などによって、多結晶シリコン
層４０を形成する。多結晶シリコン層４０はドーピング
されいる。

【００５４】多結晶シリコン層４０の表面に、金属シリ
サイド層４２を形成する。金属シリサイド層４２の材質
としては、タングステン，チタン，モリブデンなどのシ
リサイドなどが挙げられ、その形成方法としては、スタ
ッパリング法などを挙げることができる。

【００５５】次に、金属シリサイド層４２の表面に酸化
シリコン層４４を形成する。酸化シリコン層４４の形成
方法としては、たとえばＣＶＤ法などが挙げられる。

【００５６】図１７に示すように、酸化シリコン層４４
の上に、ゲート電極４６を形成したい領域を被覆するよ
うな、レジスト層Ｒ４を形成する。次いで、このレジス
ト層Ｒ４をマスクとして、酸化シリコン層４４をエッチ
ングする。

【００５７】その後、図１８に示すように、レジスト層
Ｒ４をアッシングにより除去する。

【００５８】次に、図１９に示すように、酸化シリコン
層４４をマスクとして、金属シリサイド層４２および多
結晶シリコン層４０をエッチングする。このようにし
て、多結晶シリコン層４０と金属シリサイド層４２とか
らなるゲート電極４６を形成する。

【００５９】（５）ソース／ドレインの形成図２０に示すように、ｎ型レトログレードウエル３０を
覆うレジスト層Ｒ５を形成する。このレジスト層Ｒ５を
マスクとして、ｐ型レトログレードウエル３２中に、リ
ンなどをイオン注入し、ｐ型レトログレードウエル３２
中に、ソース／ドレイン領域を構成する低濃度のｎ型不
純物拡散層５０ａを形成する。

【００６０】レジスト層Ｒ５を除去した後、図２１に示
すように、ｐ型レトログレードウエル３２を覆うレジス
ト層Ｒ６を形成する。このレジスト層Ｒ６をマスクとし
て、ｎ型レトログレードウエル３０中に、ボロンなどを
イオン注入し、ｎ型レトログレードウエル３０中に、ソ
ース／ドレイン領域を構成する低濃度のｐ型不純物拡散
層６０ａを形成する。

【００６１】次に、レジスト層Ｒ６を除去した後、ＣＶ
Ｄ法などによって、絶縁層（図示しない）、たとえばシ
リコン窒化膜，シリコン酸化膜などを全面に形成する。
次いで、図２２に示すように、反応性イオンエッチング
などによって、絶縁層を異方性エッチングすることによ
り、サイドウォール絶縁膜７０を形成する。

【００６２】次に、図２３に示すように、ｎ型レトログ
レードウエル３０を覆うレジスト層Ｒ７を形成する。こ
のレジスト層Ｒ７と、ゲート電極４６と、サイドウォー
ル絶縁膜７０とをマスクとして、リンなどの不純物を、
ｐ型レトログレードウエル３２中にイオン注入し、高濃
度のｎ型不純物拡散層５０ｂを形成する。これにより、
ＬＤＤ構造のｎ型不純物拡散層５０が形成される。

【００６３】次に、レジスト層Ｒ７を除去した後、図２
４に示すように、ｐ型レトログレードウエル３２を覆う
レジスト層Ｒ８を形成する。このレジスト層Ｒ８と、ゲ
ート電極４６と、サイドウォール絶縁膜７０とをマスク
として、ボロンなどの不純物を、ｎ型レトログレードウ
エル３０中にイオン注入し、高濃度のｐ型不純物拡散層
６０ｂを形成する。これにより、ＬＤＤ構造のｐ型不純
物拡散層６０が形成される。

【００６４】次に、レジスト層Ｒ８をアッシング除去す
ることにより、図２５に示すような、本実施の形態に係
る半導体装置１００が完成する。

【００６５】本実施の形態において特徴的な点は、主と
して以下の二つの点にある。

【００６６】（１）第１に、突出部２２の側壁を被覆す
る側壁保護膜９４を形成して、突出部２２の等方性エッ
チングを行った点である。

【００６７】突出部２２を等方性エッチングする工程に
おいて、側壁保護膜９４が突出部２２の側壁を保護する
ことにより、絶縁層２０の上部の端部において、くぼみ
が生じ難くなる。くぼみが発生するのを抑制した結果、
トランジスタ特性における不具合、たとえば逆狭チャネ
ル効果，ハンプ（Ｈｕｍｐ）を防止することができる。
また、たとえばゲート電極を形成する際、絶縁層２０の
上部の端部において、電極材が溜まるなどの不具合が生
じるのを抑制できるため、回路のショートが生じ難くな
る。

【００６８】（２）第２に、以下の工程により、側壁保
護膜９４を形成したことである。

【００６９】すなわち、ａ）シリコン基板１０および突
出部２２の全面にシリコン層９０を形成する工程と、
ｂ）シリコン層９０をエッチングして突出部２２の側壁
を被覆する側壁シリコン膜９２を形成する工程と、ｃ）
側壁シリコン膜９２を熱酸化する工程とにより、側壁保
護膜９４を形成したことである。

【００７０】以上のようにして、側壁保護膜９４を形成
すると、緻密な側壁保護膜９４を形成することができ
る。そして、突出部２２および側壁保護膜９４を等方性
エッチングする工程において、側壁保護膜９４のエッチ
ングレートと突出部２２のエッチングレートとの差を小
さくすることができる。たとえば、高密度プラズマＣＶ
Ｄ法により、トレンチに絶縁層を充填した場合であっ
て、等方性エッチングのエッチャントとして、フッ酸を
使用して突出部２２と側壁保護膜９４とを等方性エッチ
ングした場合に、側壁保護膜９４のエッチングレートに
対する突出部２２のエッチングレートの比（突出部／側
壁保護膜）（以下「選択比」という）を１．１〜１．３
の範囲に収めることができる。

【００７１】上記のエッチングレートの差を小さくする
ことができるようになったことにより、突出部２２およ
び側壁保護膜９４を等方性エッチングする工程におい
て、突出部２２のエッチングと側壁保護膜９４のエッチ
ングとを均等に行うことができる。その結果、トレンチ
コーナのスムージングが良好に行われ、絶縁層２０の上
部の端部において、くぼみの発生を抑制することができ
る。

【００７２】なお、ＣＶＤ法により酸化シリコンを全面
に堆積させ、酸化シリコンを異方性エッチングして、側
壁保護膜を形成した場合には、側壁保護膜のエッチング
レートと突出部のエッチングレートとの差が大きくな
る。たとえば、高密度プラズマＣＶＤ法により、トレン
チに絶縁層を充填した場合であって、等方性エッチング
のエッチャントとして、フッ酸を使用して突出部と側壁
保護膜とを等方性エッチングした場合には、選択比は、
１／７〜１／３の範囲となる。選択比がこのような範囲
にあると、突出部および側壁保護膜を等方性エッチング
する工程において、側壁保護膜のエッチングレートが突
出部のそれよりも大きいため、突出部のエッチングと側
壁保護膜のエッチングとを均等に行うことができず、ト
レンチコーナのスムージングを行うことが困難となる。

【００７３】また、上記実施の形態は、本発明の要旨を
越えない範囲において、種々の変更が可能である。

【図面の簡単な説明】

【図１】実施の形態にかかる半導体装置の製造方法の工
程を模式的に示す断面図である。

【図２】実施の形態にかかる半導体装置の製造方法の工
程を模式的に示す断面図である。

【図３】実施の形態にかかる半導体装置の製造方法の工
程を模式的に示す断面図である。

【図４】実施の形態にかかる半導体装置の製造方法の工
程を模式的に示す断面図である。

【図５】実施の形態にかかる半導体装置の製造方法の工
程を模式的に示す断面図である。

【図６】実施の形態にかかる半導体装置の製造方法の工
程を模式的に示す断面図である。

【図７】実施の形態にかかる半導体装置の製造方法の工
程を模式的に示す断面図である。

【図８】実施の形態にかかる半導体装置の製造方法の工
程を模式的に示す断面図である。

【図９】実施の形態にかかる半導体装置の製造方法の工
程を模式的に示す断面図である。

【図１０】実施の形態にかかる半導体装置の製造方法の
工程を模式的に示す断面図である。

【図１１】実施の形態にかかる半導体装置の製造方法の
工程を模式的に示す断面図である。

【図１２】実施の形態にかかる半導体装置の製造方法の
工程を模式的に示す断面図である。

【図１３】実施の形態にかかる半導体装置の製造方法の
工程を模式的に示す断面図である。

【図１４】実施の形態にかかる半導体装置の製造方法の
工程を模式的に示す断面図である。

【図１５】実施の形態にかかる半導体装置の製造方法の
工程を模式的に示す断面図である。

【図１６】実施の形態にかかる半導体装置の製造方法の
工程を模式的に示す断面図である。

【図１７】実施の形態にかかる半導体装置の製造方法の
工程を模式的に示す断面図である。

【図１８】実施の形態にかかる半導体装置の製造方法の
工程を模式的に示す断面図である。

【図１９】実施の形態にかかる半導体装置の製造方法の
工程を模式的に示す断面図である。

【図２０】実施の形態にかかる半導体装置の製造方法の
工程を模式的に示す断面図である。

【図２１】実施の形態にかかる半導体装置の製造方法の
工程を模式的に示す断面図である。

【図２２】実施の形態にかかる半導体装置の製造方法の
工程を模式的に示す断面図である。

【図２３】実施の形態にかかる半導体装置の製造方法の
工程を模式的に示す断面図である。

【図２４】実施の形態にかかる半導体装置の製造方法の
工程を模式的に示す断面図である。

【図２５】実施の形態にかかる半導体装置を模式的に示
す断面図である。

【図２６】従来例にかかる半導体装置の製造方法の工程
を模式的に示す断面図である。

【図２７】従来例にかかる半導体装置の製造方法の工程
を模式的に示す断面図である。

【図２８】従来例にかかる半導体装置の製造方法の工程
を模式的に示す断面図である。

【図２９】従来例にかかる半導体装置の製造方法の工程
を模式的に示す断面図である。

【図３０】図２９におけるくぼみを拡大した断面模式図
である。

【符号の説明】

１０シリコン基板１２パッド層１４ストッパ層１６トレンチ１８トレンチ酸化膜２０絶縁層２２突出部２３トレンチ素子分離領域２４犠牲酸化膜２６酸化膜２８ゲート酸化膜３０ｎ型のレトログレードウエル３２ｐ型のレトログレードウエル４０多結晶シリコン層４２金属シリサイド層４４酸化シリコン層４６ゲート電極５０ｎ型不純物拡散層５０ａ低濃度のｎ型不純物拡散層５０ｂ高濃度のｎ型不純物拡散層６０ｐ型不純物拡散層６０ａ低濃度のｐ型不純物拡散層６０ｂ高濃度のｐ型不純物拡散層７０サイドウォール絶縁膜８０ｎ型ＭＯＳ素子８２ｐ型ＭＯＳ素子９０シリコン層９２側壁シリコン膜９４側壁保護膜１００半導体装置

Claims

【特許請求の範囲】

【請求項１】以下の工程（ａ）〜（ｋ）を含むトレン
チ素子分離領域を有する半導体装置の製造方法。（ａ）シリコン基板の表面にパッド層を形成する工程、
（ｂ）前記パッド層の表面に、化学的機械的研磨のため
のストッパ層を形成する工程、（ｃ）前記ストッパ層お
よび前記パッド層を所定のパターンにエッチングする工
程、（ｄ）前記ストッパ層をマスクとして前記シリコン
基板をエッチングし、素子分離溝を形成する工程、
（ｅ）前記素子分離溝を充填する絶縁層を全面に形成す
る工程、（ｆ）化学的機械的研磨法により、前記ストッ
パ層をストッパとして、前記絶縁層を平坦化する工程、
（ｇ）前記ストッパ層を除去する工程、（ｈ）全面にシ
リコン層を形成する工程、（ｉ）前記シリコン層を異方
性エッチングすることにより、前記シリコン基板の素子
が形成される領域の表面のレベルより突出した、前記絶
縁層の部分の側壁を被覆する、側壁シリコン膜を形成す
る工程、（ｊ）前記側壁シリコン膜を熱酸化し、側壁保
護膜を形成する工程、および（ｋ）前記シリコン基板の
素子が形成される領域の表面のレベルより突出した、前
記絶縁層の部分と、前記側壁保護膜とをエッチングし
て、トレンチ素子分離領域を形成する工程。
【請求項２】請求項１において、前記シリコン層は、多結晶シリコン層，非晶質シリコン
層である、トレンチ素子分離領域を有する半導体装置の
製造方法。
【請求項３】請求項１または請求項２において、前記工程（ｊ）における前記側壁シリコン膜を熱酸化す
る方法は、水蒸気の存在下で熱酸化する方法である、ト
レンチ素子分離領域を有する半導体装置の製造方法。
【請求項４】請求項３において、前記工程（ｊ）における前記側壁シリコン膜の熱酸化の
温度は、８００〜９００℃である、トレンチ素子分離領
域を有する半導体装置の製造方法。
【請求項５】請求項１または請求項２において、前記工程（ｊ）における前記側壁シリコン膜を熱酸化す
る方法は、酸素または酸素と不活性ガスとの混合ガスの
雰囲気中で熱酸化する方法である、トレンチ素子分離領
域を有する半導体装置の製造方法。
【請求項６】請求項５において、前記工程（ｊ）における前記側壁シリコン膜の熱酸化の
温度は、１０００〜１１５０℃である、トレンチ素子分
離領域を有する半導体装置の製造方法。
【請求項７】請求項１ないし請求項６のいずれかにお
いて、前記工程（ｋ）におけるエッチングのエッチャントは、
フッ酸を含むエッチャントである、トレンチ素子分離領
域を有する半導体装置の製造方法。