JP2006066726A - 半導体装置の製造方法及び半導体基板 - Google Patents

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Abstract

【課題】 素子分離領域形成のための工程数の短縮をはかり、素子分離領域形成時に基板にダメージが入るのを防止でき、製造コストの低減及び素子信頼性の向上に寄与する。
【解決手段】 半導体装置の製造方法において、面方位（１００）のＳｉ基板１１の表面に薄膜１２を形成した後、薄膜１２に対して、素子分離形成領域上に位置する部分を除去し、次いで薄膜１２をマスクとし、弗酸とオゾン水との混合液を用いてＳｉ基板１１を選択エッチングし、該基板１１に素子分離用溝１５を形成する。
【選択図】 図１

Description

本発明は、半導体装置の製造方法に係わり、特に素子分離形成方法や基板表面加工方法の改良をはかった半導体装置の製造方法、更にはこの製造方法を用いて作製した半導体基板に関する。
半導体装置の製造において、半導体基板内で素子間を分離するための素子分離領域の形成は必須である。素子分離領域の一つとしてＳＴＩ（Shallow Trench Isolation）を形成するには、一般にＲＩＥ（Reaction Ion Etching）を行っている。
具体的には、Ｓｉ基板の表面を酸化した後、シリコン窒化膜（ＳｉＮ膜）を堆積し、その上に酸化膜（ＴＥＯＳ膜）を堆積し、レジストパターンをマスクにＲＩＥにより酸化膜を選択エッチングし、酸化膜をマスクに窒化膜をＲＩＥにより選択エッチングし、窒化膜をマスクに薄い基板酸化膜及びＳｉ基板をエッチングする。その後、不要な窒化膜及び窒化膜下の酸化膜を除去する。そして、基板に掘ったＳＴＩ内に絶縁膜を堆積して埋め込み込む（例えば、特許文献１参照）。
しかしながら、この種の方法にあっては次のような問題があった。即ち、素子分離領域形成のための製造工程数が多い。なお、ＴＥＯＳ酸化膜の形成は省略することも可能であるが、これを省略したとしても工程数は依然として多いものである。また、一般的にドライエッチングにてＳｉ基板を加工すれば、Ｓｉ基板にプラズマダメージが入ることが知られており、側壁にダメージが残っている場合は、トランジスタ特性を劣化させる要因となる。これを避けるために、ＳＴＩを絶縁膜で埋め込む前にダメージ除去の工程を追加すると、工程数が益々増加することになる。
また、キャパシタの実効面積を増大させるためのトレンチキャパシタの作製においても、ＳＴＩの形成と同様の方法でＳｉ基板を加工するが、この場合も上記と同様の問題があった。
このように従来、ＳＴＩ等の素子分離領域を形成する場合、トレンチキャパシタ形成のためにＳｉ基板表面を加工する場合、窒化膜の形成に伴う工程数の増加、更にはＲＩＥによる基板ダメージにより素子特性の劣化を招くという問題があった。
特開２００３−５１５３６号公報
本発明は、上記事情を考慮してなされたもので、その目的とするところは、素子分離領域形成のための工程数の短縮化をはかると共に、素子分離領域形成時に基板にダメージが入るのを防止でき、製造コストの低減及び素子信頼性の向上に寄与し得る半導体装置の製造方法を提供することにある。
また、本発明の他の目的は、トレンチキャパシタ形成等のためにＳｉ基板表面を加工するための工程数の短縮化をはかると共に、基板加工時に基板にダメージが入るのを防止でき、製造コストの低減及び素子信頼性の向上に寄与し得る半導体装置の製造方法を提供することにある。
また、本発明の別の目的は、上記の方法を用いて基板表面が加工され、ダメージが無く、素子信頼性の向上に寄与し得る半導体基板を提供することにある。
上記課題を解決するために本発明は、次のような構成を採用している。
即ち、本発明の一態様は、半導体装置の製造方法において、面方位（１００）のＳｉ基板の表面に薄膜を形成する工程と、前記薄膜に対し、素子分離形成領域上に位置する部分を除去する工程と、前記薄膜をマスクとし、弗酸とオゾン水との混合液を用いて前記Ｓｉ基板を選択エッチングし、該基板に素子分離用溝を形成する工程と、を含むことを特徴とする。
また、本発明の別の一態様は、半導体装置の製造方法において、面方位（１００）のＳｉ基板の表面に薄膜を形成する工程と、前記薄膜に対し、基板表面の実効面積を増やしたい領域上に位置する部分を除去する工程と、前記薄膜をマスクとし、弗酸とオゾン水との混合液を用いて前記Ｓｉ基板を選択エッチングすることにより前記基板表面の実効面積を増大させる工程と、を含むことを特徴とする。
また、本発明の別の一態様は、半導体基板において、Ｓｉ材料からなり、面方位（１００）の表面が凹凸加工され、該表面に面方位（１１０）面の斜面を有することを特徴とする。
本発明によれば、弗酸とオゾン水との混合液を用い、酸化膜等の薄膜をマスクにＳｉ基板を選択エッチングすることにより、従来方法では必要であった窒化膜の形成，パターニング，除去の工程が不要となり、製造工程を短縮することができる。ここで、弗酸とオゾン水の濃度を最適に設定することにより、酸化膜に対するＳｉ基板のエッチング選択比を十分大きくすることができる。さらに、ＲＩＥとは異なり、Ｓｉ基板にプラズマダメージが入ることもないため、素子信頼性の向上をはかることができる。
以下、本発明の実施形態を、図面を参照して説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図である。
まず、図１（ａ）に示すように、面方位（１００）のＳｉ基板１１の表面を酸化して所定厚さの酸化膜１２を形成する。この酸化膜１２の厚さは、Ｓｉ基板１１に形成すべきＳＴＩ深さと、後述する薬液による酸化膜のエッチングレートと、Ｓｉ基板のエッチングレートとから、所定のＳｉ基板エッチング過程において、酸化膜の残膜が無くならないよう調整する。
次いで、図１（ｂ）に示すように、半導体素子分離領域を形成するため、レジスト膜を塗布・現像し、ＳＴＩを形成したい部分に開口を有するレジストパターン１３を形成する。
次いで、図１（ｃ）に示すように、レジストパターン１３をマスクに用い、酸化膜１２を選択的にエッチングする。このときのエッチングは、ドライエッチング及びウェットエッチングの何れであってもよい。但し、等方性エッチングの場合は素子分離スペース寸法を出来映えに合わせ寸法変化差を必要とする。
次いで、図１（ｄ）に示すように、酸化膜１２を加工するために使用したマスク材であるレジストパターン１３を除去する。除去工程はアッシング或いは硫酸と過酸化水素水の混合溶液等、一般的な方法、又はその組み合わせで除去してかまわない。
次いで、図１（ｅ）に示すように、酸化膜１２をマスクに用い、弗酸濃度０．０５％〜２％、オゾン濃度３〜５０ｐｐｍの混合溶液にてＳｉ基板１１のエッチング処理を行い、ＳＴＩ１５を形成する。Ｓｉ基板１１のエッチングのマスク材として使用した酸化膜１２はその後の弗酸処理で除去してＳＴＩ形成の完了となる。また、ＳＴＩ１５内には素子分離絶縁膜としての酸化膜等を埋め込むことになる。なお、濃度の規定のための「％」は重量パーセント（wt％）を意味するものとする。
図２に、弗酸とオゾン水との混合液による、熱酸化膜のエッチングレートとＳｉ基板のエッチングレートのデータを示す。
図２（ａ）に示すように、熱酸化膜のエッチングレートは弗酸の濃度に依存する。しかし、図２（ｂ）に示すように、Ｓｉ基板のエッチングレートは弗酸濃度にはよらない。そして、図２（ｃ）に示すように、弗酸とオゾン混合溶液であれば、Ｓｉ基板のエッチングレートはオゾン濃度に依存する。
そこで、弗酸濃度とオゾン濃度を適宜選択することにより、熱酸化膜のエッチングレートとＳｉ基板のエッチングレートを任意に設定できる。
例えば、弗酸濃度０．６５％、オゾン濃度１０ｐｐｍであれば、マスク材として使用する熱酸化膜は約４ｎｍ／ｍｉｎでエッチングされ、Ｓｉ基板は３３ｎｍ／ｍｉｎでエッチングされる。しかも、Ｓｉ基板エッチングは異方性エッチングであり、横方向に殆ど広がることなく台形形状にエッチングが進む。横への広がり量は酸化膜エッチング量と同程度である。
混合比率の実用範囲として、弗化水素０．０５〜２％、オゾン３〜５０ｐｐｍであり、そのときの熱酸化膜エッチングは０．５〜１３ｎｍ／ｍｉｎ、Ｓｉ基板エッチングは１５〜１００ｎｍ／ｍｉｎ程度となる。つまり、酸化膜とＳｉ基板とのエッチング選択比を取りたい場合は、弗化水素０．０５％、オゾン５０ｐｐｍを選択する。逆に選択比を取りたくない場合は、弗化水素２％、オゾン３ｐｐｍの混合薬液を選択する。
弗酸とオゾン水との混合液での処理方法は混合液に浸漬するバッチ式でも、ノズルから混合液を吐出し、１枚ずつ処理する枚葉式でもかまわない。弗酸濃度範囲、オゾン濃度範囲が上記濃度範囲であれば、連続的にオゾンを生成し、薬液を使い捨てるシーケンスでも、循環弗酸溶液へオゾンガスを溶解する循環システムでもかまわない。弗酸とオゾン水の混合薬液洗浄後、水洗を行い、乾燥機で乾燥する。マスク材として使用した酸化膜を除去後、次工程以降へ進める。或いはマスク材は弗酸とオゾン水の混合液で十分除去できる程度の膜厚とすると、酸化膜の除去工程も削減できる。
例えば、Ｓｉエッチング深さ３００ｎｍのＳＴＩを形成する場合、マスク材として用いる酸化膜の厚さを２０ｎｍ、弗酸濃度０．３％、オゾン濃度１５ｐｐｍの混合液で８分間処理することにより、マスク材を完全に除去でき、３００ｎｍの段差を形成することができる。処理する方法は、数枚の半導体基板を同時に処理できるバッチ式薬液処理装置でも、１枚ずつ処理する枚葉式でもかまわないが、処理時間が長い場合はバッチ式の方が効率的である。弗酸とオゾン混合液で処理後、薬液を洗い流すための水洗を行い、その後、半導体基板を乾燥させた後、次の工程に進める。
また、本実施形態のように弗酸とオゾン水との混合液を用いてＳｉ表面をエッチングすることにより、基板の表面荒れを少なくすることができる。
図３は、Ｓｉ基板の表面荒れの状態を測定したものである。弗酸とオゾン水との混合液にてエッチングする前のベアＳｉでは表面ラフネスＲａ＝０．１８であったのに対し、
混合液にてエッチングするとＲａ＝０．１４となり、表面荒れが少なくなった。これに対し、アンモニアと過酸化水素水との混合液（ＡＰＭ）で処理するとＲａ＝２以上となり、表面荒れがひどくなった。
また、弗酸とオゾン水との混合液を用いたＳｉ基板のエッチングにおいて異方性エッチングとなるのは、基板面方位が（１００）の場合の特異な現象であり、基板面方位が（１１１）や（１１０）等のＳｉ基板では本実施形態の形状とはならない。
図４（ａ）〜（ｃ）に、弗酸とオゾン水との混合液を用いてＳｉ基板をエッチングした場合の、結晶方位による断面ＴＥＭ像を模式的に示す。
上記の混合液を用いて面方位（１００）のＳｉ基板を、酸化膜をマスクに選択エッチングした場合、図４（ａ）に示すように、基板表面は等方的にエッチングされるのではなく、（１１０）面が露出するように異方的にエッチングされる。
これに対し、面方位が（１１０）面の場合、図４（ｂ）に示すように等方性エッチングとなり、Ｓｉのエッチング速度は遅くなり、更にサイドエッチングが生じた。また、面方位が（１１１）面の場合、図４（ｃ）に示すように等方性エッチングとなり、図４（ｂ）の場合よりもＳｉのエッチング速度は遅くなり、更にサイドエッチングが生じた。
このように本実施形態は、単に弗酸とオゾン水との混合液を用いるのみではなく、Ｓｉ基板の表面の面方位を（１００）に規定したことを特徴としている。これによって、素子分離領域形成のための工程数の短縮化をはかると共に、素子分離領域形成時に基板にダメージが入るのを防止できる。従って、製造コストの低減及び素子信頼性の向上に寄与することが可能となる。
（第２の実施形態）
図５は、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図であり、特に３次元構造のキャパシタを形成する方法について示している。
まず、図５（ａ）に示すように、面方位（１００）Ｓｉ基板２１の表面を酸化して厚さ２．５ｎｍの酸化膜２２を形成する。続いて、第１の実施形態と同様に、図示しないレジストパターンを用いて酸化膜２２を選択的にエッチングし、ラインアンドスペースのパターンを形成する。ここで、酸化膜２２を除去したライン幅を７５ｎｍ、酸化膜２２を残したスペース幅を４５ｎｍとした。
次いで、図５（ｂ）に示すように、弗酸とオゾン水との混合液を用い、酸化膜２２をマスクしてＳｉ基板２１を選択的にエッチングした。このエッチングにより、深さ４０ｎｍの溝２５を形成した。このとき、溝の底部幅は４０ｎｍとなり、上部幅は８０ｎｍとなった。また、弗酸とオゾン水の濃度を先の実施形態で説明したように最適に設定しておくことにより、エッチング終了時点で酸化膜２２は除去された。
次いで、図５（ｃ）に示すように、基板表面に絶縁膜２６を形成した後、溝２５を埋め込むように基板上にポリＳｉ膜２７を堆積した。
このように、Ｓｉ基板２２の凹凸を付ける工程は第１の実施形態と同様、弗酸とオゾン水の混合液にて加工する。その後、不純物拡散領域形成、絶縁膜形成、ポリＳｉ（電極）を堆積することで、キャパシタの実効面積を増やすことができる。その後の工程は、従来通りの半導体製造工程を進める。キャパシタに限らず、弗酸とオゾン水の混合液で加工する場合は、Ｓｉ基板２２にダメージが入らず、ダメージ除去工程が不要なため、半導体製造工程数が少なく、容易に半導体素子の実効面積を大きくすることができる。
例えば、マスク材として用いる酸化膜２２の厚さを２．５ｎｍ、弗酸濃度０．３％、オゾン濃度１５ｐｐｍの混合液で１分間処理することにより、マスク材を完全に除去でき、４０ｎｍの段差を形成することができる。そして、その部分にキャパシタ等の半導体素子を形成すると実効面積約１．５倍以上増やすことができる。
処理する方法は数枚の半導体基板を同時に処理できるバッチ式薬液処理装置でも、１枚ずつ処理する枚葉式でも構わない。弗酸とオゾン混合液で処理後、薬液を洗い流すための水洗を行い、その後、半導体基板を乾燥させた後、次の工程に進める。
このように本実施形態によれば、トレンチキャパシタ形成のために、面方位（１００）のＳｉ基板２１に対して弗酸とオゾン水との混合液を用いてエッチングすることにより、基板２１にダメージを与えることなく基板表面に凹凸を形成して基板表面の面積を増大させることができる。従って、トレンチキャパシタ形成のためにＳｉ基板表面を加工する際の工程数の短縮化をはかると共に、基板加工時に基板にダメージが入るのを防止でき、製造コストの低減及び素子信頼性の向上をはかることが可能となる。
（第３の実施形態）
図６は、本発明の第３の実施形態に係わる半導体装置の概略構成を説明するためのもので、（ａ）は斜視図、（ｂ）はゲート長方向に切った断面図である。
本実施形態は、ＩＧＢＴ等の電力素子に用いられるＭＯＳＦＥＴに関するものであり、実効的な素子面積を大きくしたことを特徴としている。
面方位（１００）のＳｉ基板３１の表面に側面が（１１０）面となる溝３５が形成されている。この溝３５は、第２の実施形態と同様にして、前記図５（ａ）（ｂ）に示すような工程で作製すればよい。基板３１の表面には、溝３５と直交する方向に沿って、ゲート絶縁膜３６を介してゲート電極３７が形成されている。そして、ゲート電極３７を挟んで基板３１にはソース・ドレイン領域３８（３８ａ，３８ｂ）が形成されている。また、ゲート電極３７の側面には側壁絶縁膜３９が形成されている。なお、図６では素子構造を見やすくするために、側壁絶縁膜３９は（ｂ）のみに示し、（ａ）には示していない。
このような構成であれば、上から見たゲート長及びゲート幅は同じであっても、実効ゲート幅を広く取れるため、ソース・ドレイン間の電流を従来よりも多く流すことができる。ゲート絶縁膜３６は誘電率の高い材料を用いるのがよい。また、ゲート電極３７はポリＳｉに限らず、メタルゲート電極でも構わない。
このように本実施形態においても、面方位（１００）のＳｉ基板３１に対して弗酸とオゾン水との混合液を用いてエッチングすることにより、基板３１にダメージを与えることなく基板表面に凹凸を形成して基板表面の面積を増大させることができる。従って、先の第２の実施形態と同様に、Ｓｉ基板表面を加工する際の工程数の短縮化をはかると共に、基板加工時に基板にダメージが入るのを防止でき、製造コストの低減及び素子信頼性の向上をはかることが可能となる。同様の方法でコンタクトホールを形成することにより、実効コンタクト接触面性を増大でき、コンタクト抵抗が低減できる。
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、面方位（１００）のバルクＳｉ基板を用いて説明したが、この代わりにＳＯＩ（Silicon on Insulator）基板を用いることも可能である。ＳＯＩ基板を用いた場合、（１００）Ｓｉ層下地の酸化膜層が露出するまで弗酸とオゾン水の混合薬液でエッチングすれば素子分離が容易にできると共に、Ｓｉ下地の酸化膜層とのエッチング選択比も取れるため、Ｓｉ層下地の酸化膜層をエッチングストッパーとしても運用でき、プロセスマージンが広げられる。このため、更に高性能の半導体素子を製造することが可能である。
また、Ｓｉ基板上に形成する薄膜は必ずしも酸化膜に限るものではなく、弗酸とオゾン水との混合液に対して基板Ｓｉとのエッチング選択比の取れる材料であればよい。さらに、弗酸とオゾン水との混合液における各材料の濃度は、マスクとして用いる薄膜と基板に要求されるエッチング選択比等に応じて適宜変更すればよい。さらに、例えば弗酸とオゾン水の混合液から弗酸溶液へ洗浄液を切り替えて、マスク材として用いる酸化膜を除去してもよい。
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
第１の実施形態に係わる半導体装置の製造工程を示す断面図。 弗酸とオゾン水の混合液による熱酸化膜のエッチングレートとＳｉ基板のエッチングレートを示す特性図。 Ｓｉ基板の表面荒れの状態を測定した結果を示す図。 結晶方位による断面ＴＥＭ像の違いを模式的に示す図。 第２の実施形態に係わる半導体装置の製造工程を示す断面図。 第３の実施形態に係わる半導体装置の概略構成を示す斜視図と断面図。
符号の説明
１１，２１，３１…Ｓｉ基板
１２，２２，３２…酸化膜
１３…レジストパターン
１５…素子分離用溝
２５，３５…凹凸溝
２６，３６…ゲート絶縁膜
２７，３７…ポリＳｉ膜（ゲート電極）
３８…ソース・ドレイン領域

Claims (6)

  1. 面方位（１００）のＳｉ基板の表面に薄膜を形成する工程と、
    前記薄膜に対し、素子分離形成領域上に位置する部分を除去する工程と、
    前記薄膜をマスクとし、弗酸とオゾン水との混合液を用いて前記Ｓｉ基板を選択エッチングし、該基板に素子分離用溝を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 面方位（１００）のＳｉ基板の表面に薄膜を形成する工程と、
    前記薄膜に対し、基板表面の実効面積を増やしたい領域上に位置する部分を除去する工程と、
    前記薄膜をマスクとし、弗酸とオゾン水との混合液を用いて前記Ｓｉ基板を選択エッチングすることにより前記基板表面の実効面積を増大させる工程と、
    を含むことを特徴とする半導体装置の製造方法。
  3. 前記薄膜は、前記基板を熱酸化して形成された酸化膜であることを特徴とする請求項１又は２記載の半導体装置の製造方法。
  4. 前記酸化膜は、前記Ｓｉ基板のエッチング時に該基板よりも遅い速度でエッチングされるものであり、前記酸化膜の膜厚を、前記Ｓｉ基板のエッチングの終了時に残膜が無くなる厚さに設定したことを特徴とする請求項３記載の半導体装置の製造方法。
  5. 前記混合液中の弗酸又は弗化水素酸の濃度を０．０５〜２ｗｔ％、オゾン水の濃度を３〜５０ｐｐｍに設定したことを特徴とする請求項１又は２記載の半導体装置の製造方法。
  6. Ｓｉ材料からなり、面方位（１００）の表面が凹凸加工され、該表面に面方位（１１０）面の斜面を有することを特徴とする半導体基板。
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