KR20050075179A - 반도체 소자의 트렌치형 게이트 형성 방법 - Google Patents

반도체 소자의 트렌치형 게이트 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 트렌치형 게이트 형성 방법에 관한 것으로, 게이트가 형성될 트렌치의 상부 모서리를 둥글게 형성함으로써, 트렌치의 상부 모서리에서 게이트 산화막이 얇게 형성되거나 전계가 집중되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.

Description

반도체 소자의 트렌치형 게이트 형성 방법{Method of forming a trench type gate in a semiconductor device}
본 발명은 반도체 소자의 트렌치형 게이트 형성 방법에 관한 것으로, 특히 누설 전류를 감소시키고 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 트렌치형 게이트 형성 방법에 관한 것이다.
일반적으로, 트렌치형 게이트는 반도체 기판에 트렌치를 형성하고 트렌치의 측벽 및 저면에 게이트 산화막을 형성한 후 트렌치를 폴리실리콘층과 같은 전도성 물질로 매립하는 방식으로 형성된다.
한편, 트렌치는 상부 모서리가 뾰족하게 형성되기 때문에, 이 부분에서는 게이트 산화막이 얇게 형성되며 전계가 집중된다. 이로 인해, 누설 전류가 발생되어 소자의 전기적 특성이 저하되며, 심한 경우 불량이 발생될 수 있다.
이에 대하여, 본 발명이 제시하는 반도체 소자의 트렌치형 게이트 형성 방법은 게이트가 형성될 트렌치의 상부 모서리를 둥글게 형성함으로써, 트렌치의 상부 모서리에서 게이트 산화막이 얇게 형성되거나 전계가 집중되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
본 발명의 실시예에 따른 반도체 소자의 트렌치형 게이트 형성 방법은 반도체 기판의 게이트 영역에 트렌치를 형성하는 단계와, 트렌치의 상부 모서리를 라운딩 처리하는 단계와, 트렌치의 측벽 및 저면에 산화막을 형성하는 단계, 및 트렌치를 전도성 물질로 매립하는 단계를 포함한다.
상기에서, 트렌치가 반도체 기판 상에 게이트 영역이 정의된 패드 산화막 및 패드 질화막이 적층 구조로 형성된 상태에서 형성될 수 있다.
라운딩 처리는 습식 식각 공정 또는 어닐링 공정으로 실시할 수 있다.
이때, 습식 식각 공정 시 SC-1 용액이 사용될 수 있으며, SC-1 용액에 포함된 NH4OH의 농도로 실리콘의 식각량을 조절할 수 있다.
한편, 어닐링 공정의 경우 급속 열처리 장비에서 수소 어닐링 방식으로 진행할 수 있다. 이때, 수소 어닐링 방식은 600℃ 내지 1050℃의 온도와 50Torr 내지 380Torr의 압력에서 실시되며, 100sccm 내지 2000sccm의 수소를 공급하면서 1분 내지 10분 동안 실시될 수 있다.
라운딩 처리를 실시한 후에는, 트렌치의 측벽 및 저면에 발생된 손상층을 산화시켜 희생 산화막을 형성한 후, 희생 산화막을 제거하여 손상층을 제거할 수 있다.
트렌치를 전도성 물질로 매립한 후에는, 트렌치 이외의 영역에 형성된 전도성 물질을 제거하고, 반도체 기판 상부의 모든 물질을 제거한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 트렌치형 게이트 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 1a를 참조하면, 반도체 기판(101) 상에 패드 산화막(102) 및 패드 질화막(203)을 순차적으로 형성한다. 이어서, 게이트 마스크를 이용한 식각 공정으로 게이트가 형성될 영역의 패드 질화막(203)을 제거한 후 하부에 노출된 패드 산화막(202)을 순차적으로 제거한다. 이로써, 게이트가 형성될 영역의 반도체 기판(201)이 노출된다.
한편, 패드 산화막(102)을 형성하기 전에, 반도체 기판(101)에는 트랜지스터의 소오스/드레인을 형성하기 위한 불순물 영역이 먼저 형성될 수 있다.
도 1b를 참조하면, 반도체 기판(101)의 노출된 영역을 식각하여 트렌치(104)를 형성한다. 트렌치(104)의 깊이나 폭은 디자인 룰이나 형성하고자 하는 트렌치형 게이트의 전기적 특성을 고려하여 결정하는 것이 바람직하다.
도 1c를 참조하면, 트렌치(104)를 형성하면서 발생된 폴리머를 세정 공정으로 제거하면서 패드 산화막(102)의 노출된 가장 자리 부분(102a)을 제거한다.
이때, 패드 산화막(102)의 가장 자리는 산화막만을 선택적으로 제거할 수 있는 식각 용액이나, 구체적으로 불산(HF) 계열의 용액 또는 BOE(Buffered Oxide Etchant)을 사용하여 제거할 수 있으며, 식각 두께는 디자인 룰이나 형성하고자 하는 트렌치형 게이트의 전기적 특성을 고려하여 결정하는 것이 바람직하다. 여기서, 불산(HF) 계열의 용액으로 탈이온수(De-ionized water)에 1:10 내지 1:200의 비율로 희석된 불산 용액을 사용할 수 있으며 세정 공정은 500 내지 900초 동안 세정 공정을 실시하여 제거할 수 있다. 이로써, 트렌치(104)의 상부 모서리가 노출된다.
패드 산화막(102)의 노출된 가장 자리 부분(102a)을 제거한 후에는, 트렌치(104)의 뾰족한 상부 모서리를 둥글게 라운딩 처리한다. 라운딩 처리는 습식 식각 방식이나 어닐링 방식으로 실시할 수 있다.
습식 식각 방식의 경우, SC-1(NH4OH/H2O2/H2O) 용액에서 장시간 진행하거나, 실리콘의 식각량을 증가되도록 NH4OH의 농도를 증가시켜 트렌치(104) 상부와 하부 모서리를 둥글게 라운딩 처리한다. SC-1(NH4OH/H2O2/H2O) 용액은 실리콘을 식각하는 화학제이며 식각 특성상 뾰족한 부분의 실리콘 식각률이 다른 부위보다 식각률이 높기 때문에 트렌치(104)의 상부 모서리와 하부 모서리 둥글게 라운딩 처리된다.
이때, 습식 식각 공정은 SC-1 용액을 사용하여 20 내지 40분 동안 실시한다. 습식 식각 공정은 장시간 실시할수록 라운딩 효과는 증가하나 트렌치 프로파일의 왜곡(Distortion)이 발생될 수 있으므로, 실리콘의 두께가 30Å 내지 60Å 정도 식각되도록 실시하여 트렌치(104)의 측벽과 저면의 식각 손상에 의해 왜곡이 발생되는 것을 최소화한다. 한편, SC-1 용액은 50℃ 내지 100℃인 고온 상태에서 NH4OH/H2O2/H2O를 약 0.2:1:10의 비율로 혼합하여 사용할 수 있다.
어닐링 방식의 경우, 급속 열처리(Rapid Thermal Process or Fast Thermal Process; RTP or FTP) 장비에서 수소(Hydrogen) 어닐링을 실시하여 라운딩 처리를 한다. 수소 어닐링을 실시하면 실리콘 원자 이동(Si atomic migration) 현상에 의해 트렌치(104)의 측벽 및 저면 모서리가 둥글게 형성된다. 수소를 이용한 급속 열처리 어닐링은 600℃ 내지 1050℃의 온도와 50Torr 내지 380Torr의 낮은 압력에서 100sccm 내지 2000sccm의 수소를 공급하면서 1분 내지 10분 동안 실시할 수 있다.
이로써, 트렌치(104)의 상부 및 하부 모서리가 둥글게 라운딩 처리된다.
도 1d를 참조하면, 식각 공정이나 라운딩 처리 시 트렌치(104)의 측벽 및 저면에 형성된 손상층을 제거하기 위하여, 산화공정으로 트렌치(104)의 측벽 및 저면을 산화시켜 손상층을 희생 산화막(105)으로 형성한다.
희생 산화막(105)을 형성하는 과정에서 트렌치(104)의 상부와 하부 모서리는 보다 더 둥글게 라운딩 처리된다.
도 1e를 참조하면, 희생 산화막(도 1d의 105)을 제거한다. 희생 산화막(105)은 H2O:HF가 50:1 내지 100:1의 비율로 희석된 불화수소산(Diluted HF)과 SC-1(NH4OH/H2O2/H2O) 용액을 순차적으로 이용하여 실시하거나, NH4F:HF가 4:1 내지 7:1로 혼합된 혼합 용액을 1:100 내지 1:300의 비율로 H2O에 희석시킨 BOE와 SC-1(NH4OH/H2O2/H2O) 용액을 순차적으로 이용하여 실시할 수 있다.
도 1f를 참조하면, 트렌치(104)의 측벽 및 저면에 게이트 산화막(106)을 형성한다.
이후, 트렌치(104)가 완전히 매립되도록 전체 구조 상에 전도성 물질층(107)을 형성한다. 전도성 물질층(107)은 게이트를 형성하기 위한 것으로, 폴리실리콘이나 금속 물질로 이루어질 수 있다.
도 1g를 참조하면, 전도성 물질층이 트렌치(104)에만 잔류되도록 화학적 기계적 연마 공정으로 패드 질화막(도 1f의 103) 상부의 전도성 물질층을 제거하고, 패드 질화막(도 1f의 103)을 순차적으로 제거한 후, 평탄화하여 전도성 물질층으로 이루어진 트렌치형 게이트(107)를 형성한다.
한편, 도면에서는 도시되어 있지 않지만, 도 1a에서 소오스/드레인을 형성하기 위한 불순물 영역이 형성되지 않은 경우에는, 트렌치형 게이트(107)를 형성한 후, 트렌치형 게이트(107) 가장 자리의 반도체 기판(101)에 소오스/드레인을 형성한다.
상술한 바와 같이, 본 발명은 게이트가 형성될 트렌치의 상부 모서리를 둥글게 형성함으로써, 트렌치의 상부 모서리에서 게이트 산화막이 얇게 형성되거나 전계가 집중되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 트렌치형 게이트 형성 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 패드 산화막
103 : 패드 질화막 104 : 트렌치
105 : 희생 산화막 106 : 게이트 산화막
107 : 전도성 물질층, 트렌치형 게이트

Claims (11)

  1. 반도체 기판의 게이트 영역에 트렌치를 형성하는 단계;
    상기 트렌치의 상부 모서리를 라운딩 처리하는 단계;
    상기 트렌치의 측벽 및 저면에 산화막을 형성하는 단계; 및
    상기 트렌치를 전도성 물질로 매립하는 단계를 포함하는 반도체 소자의 트렌치형 게이트 형성 방법.
  2. 제 1 항에 있어서,
    상기 트렌치가 상기 반도체 기판 상에 상기 게이트 영역이 정의된 패드 산화막 및 패드 질화막이 적층 구조로 형성된 상태에서 형성되는 반도체 소자의 트렌치형 게이트 형성 방법.
  3. 제 1 항에 있어서,
    상기 라운딩 처리가 습식 식각 공정 또는 어닐링 공정으로 실시되는 반도체 소자의 트렌치형 게이트 형성 방법.
  4. 제 3 항에 있어서,
    상기 습식 식각 공정 시 SC-1 용액이 사용되는 반도체 소자의 트렌치형 게이트 형성 방법.
  5. 제 4 항에 있어서,
    상기 습식 식각 공정 시 상기 SC-1 용액에 포함된 NH4OH의 농도로 실리콘의 식각량을 조절하는 반도체 소자의 트렌치형 게이트 형성 방법.
  6. 제 3 항에 있어서,
    상기 어닐링 공정이 급속 열처리 장비에서 수소 어닐링 방식으로 진행되는 반도체 소자의 트렌치형 게이트 형성 방법.
  7. 제 6 항에 있어서,
    상기 수소 어닐링 방식은 600℃ 내지 1050℃의 온도와 50Torr 내지 380Torr의 압력에서 실시되며, 100sccm 내지 2000sccm의 수소를 공급하면서 1분 내지 10분 동안 실시되는 반도체 소자의 트렌치형 게이트 형성 방법.
  8. 제 1 항에 있어서, 상기 라운딩 처리를 실시한 후에,
    상기 트렌치의 측벽 및 저면에 발생된 손상층을 산화시켜 희생 산화막을 형성한 후, 상기 희생 산화막을 제거하여 상기 손상층을 제거하는 단계를 더 포함하는 반도체 소자의 트렌치형 게이트 형성 방법.
  9. 제 1 항에 있어서, 상기 트렌치를 전도성 물질로 매립한 후,
    상기 트렌치 이외의 영역에 형성된 상기 전도성 물질을 제거하고, 상기 반도체 기판 상부의 모든 물질을 제거하는 단계를 더 포함하는 반도체 소자의 트렌치형 게이트 형성 방법.
  10. 제 1 항에 있어서,
    상기 트렌치를 형성하기 전에 상기 반도체 기판에 소오스/드레인을 위한 불순물 영역이 형성되는 반도체 소자의 트렌치형 게이트 형성 방법.
  11. 제 1 항에 있어서, 상기 트렌치를 상기 전도성 물질로 매립한 후,
    상기 트렌치 주변의 소정 영역에 소오스/드레인을 위한 불순물 영역이 형성되는 반도체 소자의 트렌치형 게이트 형성 방법.
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