KR100743658B1 - 반도체 소자의 리세스 게이트 형성방법 - Google Patents

반도체 소자의 리세스 게이트 형성방법 Download PDF

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Abstract

본 발명은 소망하는 홈의 CD 조절을 가능하게 하며, 상기 홈의 상단 모서리 부분을 라운드 형상으로 만듬으로서 전기적 특성이 우수한 반도체 소자를 제조할 수 있는 반도체 소자의 리세스 게이트 형성방법을 개시한다. 개시된 본 발명의 방법은, 활성영역을 한정하는 소자분리막이 구비된 반도체기판 상에 게이트 영역을 노출시키는 하드마스크막 및 식각방지막을 차례로 형성하는 단계와, 상기 하드마스크막 및 식각방지막의 양측벽에 스페이서를 형성하는 단계와, 상기 식각방지막과 상기 스페이서를 식각마스크로 이용하여 상기 노출된 기판 부분을 식각하여 홈을 형성하는 단계와, 상기 스페이서와 식각방지막을 제거하여 상기 홈의 상단 모서리 부분을 노출시키는 단계와, 상기 홈의 상단 모서리 부분을 식각하여 상기 홈의 상단 모서리 부분을 라운드지도록 만드는 단계와, 상기 하드마스크막을 제거하는 단계 및 상기 홈 상에 게이트 물질들을 차례로 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 리세스 게이트 형성방법 {Method for forming recessed gate of semiconductor device}
도 1은 종래의 리세스 게이트 형성시 발생된 문제점을 나타낸 도면.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 리세스 게이트 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21: 반도체기판 22: 소자분리막
23: 희생산화막 24: 식각방지막
25: 스페이서용 질화막 25a: 스페이서
H/M: 하드마스크막 R/G: 리세스 게이트
본 발명은 반도체 소자의 리세스 게이트 형성방법에 관한 것으로, 보다 상세하게는 리세스 게이트 형성시 발생하는 문제점들을 해결할 수 있으며, 아울러, 포토리소그라피의 한계를 극복하여 소망하는 홈의 CD를 용이하게 조절할 수 있는 방법에 관한 것이다.
고집적 반도체 소자의 디자인 룰이 급격히 감소함에 따라 그에 대응하는 셀 트랜지스터의 채널 길이도 매우 감소되는 실정이며, 그 결과로, 반도체기판의 도핑 농도 증가로 인한 전계(Electric Field) 증가에 따른 접합 누설 전류 증가 현상으로 인해 소자의 리프레쉬 특성이 열화되고 있다.
따라서, 기존의 평면형(plannar) 채널 구조를 갖는 트랜지스터의 구조로는 리프레쉬 특성을 향상시키는 데 그 한계점에 이르렀다. 이에 따라, 유효 채널 길이(effective channel length)를 확보할 수 있는 리세스 게이트(recess gate)의 채용은 불가피한 것으로 판단되고 있다.
일반적으로 현재 수행되고 있는 리세스 게이트는, 반도체기판에 홈을 형성한 후, 상기 홈 상에 게이트를 형성시키면서, 상기 홈 상에 게이트를 형성하는 것에 의해 채널길이를 증가시킬 수 있으므로 평면형(plannar) 게이트 구조와 비교해서 유효 채널 길이를 확보할 수 있다.
그러나, 종래의 리세스 게이트의 형성방법은 공정특성상, 반도체기판 부분을 식각하여 홈을 형성할 때, 상기 홈 양끝단에 소량의 잔류물질로 인해, 도 1에 나타낸 바와 같이, 상기 홈의 상단 모서리 부분이 둥글게 식각되지 않고 뾰족하게 남는 현상(Eaves), 즉, 상기 홈의 상단 모서리 부분이 샤프한 프로파일을 현상을 갖게 되는데, 이는, 소자 동작시, 상기 홈의 상단 모서리 부분으로 전계가 집중되면서 소자의 전기적 특성 열화을 유발시키게 되어 소자 동작의 치명적인 영향을 미치게 된다.
아울러, 고집적화된 소자의 디자인 룰이 감소됨에 따라, 리세스 게이트 형성 시, 포토리소그라피(photolithography)의 해상도 한계에 이르러 상기 홈의 CD(Cirtical Dimension) 제거에 어려움을 겪고 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 리세스 게이트 형성시 홈의 상단 모서리 부분에 발생되는 뾰족한 현상을 제거하여 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 리세스 게이트 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명은 리세스 게이트 형성시 소망하는 홈의 CD 제어를 용이하게 수행할 수 있는 반도체 소자의 리세스 게이트 형성방법을 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은,활성영역을 한정하는 소자분리막이 구비된 반도체기판 상에 게이트 영역을 노출시키는 하드마스크막 및 식각방지막을 차례로 형성하는 단계; 상기 하드마스크막 및 식각방지막의 양측벽에 스페이서를 형성하는 단계; 상기 식각방지막과 상기 스페이서를 식각마스크로 이용하여 상기 노출된 기판 부분을 식각하여 홈을 형성하는 단계; 상기 스페이서와 식각방지막을 제거하여 상기 홈의 상단 모서리 부분을 노출시키는 단계; 상기 홈의 상단 모서리 부분을 식각하여 상기 홈의 상단 모서리 부분을 라운드지도록 만드는 단계; 상기 하드마스크막을 제거하는 단계; 및 상기 홈 상에 게이트 물질들을 차례로 형성하는 단계;를 포함하는 반도체 소자의 리세스 게이트 형성방법을 제공한다.
여기서, 상기 하드마스크막은 산화막과 폴리실리콘막의 적층막으로 형성하는 것을 특징으로 한다.
상기 식각방지막은 질화막 계열의 막으로 형성하는 것을 특징으로 한다.
상기 식각방지막은 10∼1000Å 두께로 형성하는 것을 특징으로 한다.
상기 홈의 상단 모서리 부분을 식각하여 상기 홈의 상단 모서리 부분을 라운드지도록 만드는 단계는, 상기 홈의 상단 모서리 부분을 스퍼터링 방식으로 식각하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 리세스 게이트 형성방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 반도체 기판(21) 내에 활성영역을 한정하는 소자분리막(22)을 STI(Shallow Trench Isolation) 공정을 통해 형성한다. 그런다음, 상기 소자분리막(22)이 형성된 반도체 기판(21) 상에 희생산화막(23)과 폴리실리콘막으로 이루어진 하드마스크막(H/M) 및 질화막 계열의 막으로 이루어진 식각방지막(24)을 차례로 형성한다. 여기서, 상기 식각방지막(24)은 10∼1000Å 두께로 형성하도록 한다.
다음으로, 상기 식각방지막(24) 상에 게이트 영역을 노출시키는 감광막패턴(PR)을 형성한다.
도 2b를 참조하면, 상기 감광막패턴(PR)을 식각마스크로 이용하여 상기 식각방지막(24)과 하드마스크막(H/M)을 식각한다.
그런다음, 상기 감광막패턴을 제거하고 나서, 상기 식각된 하드마스크막(H/M) 및 식각방지막(24)을 포함한 기판 전면 상에 스페이서용 질화막(25)을 균일한 두께로 증착한다.
도 2c를 참조하면, 상기 식각방지막(24)이 노출될 때까지 상기 스페이서용 질화막(25)을 에치백(etch back)하여 상기 하드마스크막(H/M)과 식각방지막(24)의 양측벽에 스페이서(25a)를 형성한다.
도 2d를 참조하면, 상기 식각방지막(24)과 상기 스페이서(25a)를 식각마스크로 이용하여 상기 희생산화막(23)과 기판(21) 부분을 식각하여 홈(H)을 형성한다.
여기서, 본 발명은 상기 스페이서(25a)를 식각마스크로 이용함에 따라 소망하는 홈(H)의 CD 제어가 가능하다.
즉, 종래의 리세스 게이트 형성방법에서는 홈을 형성하기 위한 포토리소그라피의 한계로 인해 홈의 CD 제어가 어려웠으나, 본 발명에서는 상기 스페이서 두께를 조절함에 따라, 소망하는 상기 홈의 CD 제어가 가능하게 된다.
그런다음, 상기 스페이서와 식각방지막을 제거하여 상기 홈의 상단 모서리 부분을 노출시킨다. 이때, 상기 노출된 홈의 상단 모서리 부분은 뾰족한 형상(sharp corner)을 갖게 된다.
도 2e를 참조하면, 상기 노출된 홈(H)의 상단 모서리 부분에 대해 스퍼터링(sputtering) 식각을 수행하여 상기 노출된 홈의 상단 모서리 부분을 라운 드(round) 형상으로 만든다.
여기서, 본 발명은, 상기 홈의 상단 모서리 부분을 선택적으로 노출시킨 후에, 상기 노출된 홈의 상단 모서리의 뾰족한 부분을 스퍼터링 식각으로 수행하여 제거함으로서, 상기 홈의 상단 모서리 부분을 라운드 형상으로 만들 수 있다.
이처럼, 상기 홈의 상단 모서리의 뾰족한 부분이 제거됨에 따라, 소자의 동작시 상기 홈의 상단 모서리 부분으로 전계가 집중되는 현상을 방지할 수 있다.
그런다음, 상기 하드마스크막을 제거한 후, 상기 상단 모서리 부분이 라운드진 홈(H) 상을 포함한 기판 전면 상에 게이트 물질들을 차례로 형성한 후, 상기 게이트 물질들을 식각하여 상기 홈(H) 상에 게이트(R/G)를 형성함으로서, 본 발명의 실시예에 따른 반도체 소자의 리세스 게이트를 형성한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 홈을 형성하기 위한 하드마스크의 양측벽에 스페이서를 형성한 후, 상기 스페이서를 식각마스크로 이용함에 따라 홈의 CD 제어를 가능하게 할 수 있다.
또한, 본 발명은 상기 홈의 상단 모서리 부분을 선택적으로 노출시킨 후에, 상기 노출된 홈의 상단 모서리의 뾰족한 부분을 스퍼터링 식각으로 수행하여 제거 함으로서, 상기 홈의 상단 모서리 부분을 라운드 형상으로 형성할 수 있다.
따라서, 상기 홈의 상단 모서 부분이 라운드짐에 따라 소자의 동작시 상기 홈의 상단 모서리 부분으로 전계가 집중되는 현상을 방지할 수 있다. 이로 인해, 소자의 안정적인 전기적 특성을 확보할 수 있으며, 아울러, 소자의 수율 향상을 기대할 수 있게 된다.

Claims (5)

  1. 활성영역을 한정하는 소자분리막이 구비된 반도체기판 상에 게이트 영역을 노출시키는 하드마스크막 및 식각방지막을 차례로 형성하는 단계;
    상기 하드마스크막 및 식각방지막의 양측벽에 스페이서를 형성하는 단계;
    상기 식각방지막과 상기 스페이서를 식각마스크로 이용하여 상기 노출된 기판 부분을 식각하여 홈을 형성하는 단계;
    상기 스페이서와 식각방지막을 제거하여 상기 홈의 상단 모서리 부분을 노출시키는 단계;
    상기 홈의 상단 모서리 부분을 식각하여 상기 홈의 상단 모서리 부분을 라운드지도록 만드는 단계;
    상기 하드마스크막을 제거하는 단계; 및
    상기 홈 상에 게이트 물질들을 차례로 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성방법.
  2. 제 1 항에 있어서,
    상기 하드마스크막은 산화막과 폴리실리콘막의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성방법.
  3. 제 1 항에 있어서,
    상기 식각방지막은 질화막 계열의 막으로 형성하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성방법.
  4. 제 3 항에 있어서,
    상기 식각방지막은 10∼1000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성방법.
  5. 제 1 항에 있어서,
    상기 홈의 상단 모서리 부분을 식각하여 상기 홈의 상단 모서리 부분을 라운드지도록 만드는 단계는,
    상기 홈의 상단 모서리 부분을 스퍼터링 방식으로 식각하는 것을 특징으로 반도체 소자의 리세스 게이트 형성방법.
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