JPH05283357A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH05283357A JPH05283357A JP4079998A JP7999892A JPH05283357A JP H05283357 A JPH05283357 A JP H05283357A JP 4079998 A JP4079998 A JP 4079998A JP 7999892 A JP7999892 A JP 7999892A JP H05283357 A JPH05283357 A JP H05283357A
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Abstract
(57)【要約】
【目的】本発明は、微細なコンタクトホールを開口した
半導体装置及びその製造方法に関し、オーバエッチング
を行っても層間膜が薄くならず、また、実効的なアスペ
クト比を低下させてゲート電極形成金属等が十分コンタ
クトホール内に入込むことができる半導体装置及びその
製造方法を提供することを目的とする。 【構成】ＧａＡｓ基板２上にｎ−ＧａＡｓ層４、シリコ
ン酸化膜６、Ａｌ2 Ｏ3膜８を順次形成する。Ａｌ2 Ｏ
3 膜８及びシリコン酸化膜６をエッチングして幅０．５
μｍのコンタクトホールを開口する。次に、全面にシリ
コン酸化膜１２を形成し（図２（ａ））、Ａｌ2 Ｏ3 膜
８をエッチング停止膜として基板垂直方向にエッチバッ
クして、コンタクトホール内壁面シリコン酸化膜より厚
さの薄い側壁膜１４を形成する。
半導体装置及びその製造方法に関し、オーバエッチング
を行っても層間膜が薄くならず、また、実効的なアスペ
クト比を低下させてゲート電極形成金属等が十分コンタ
クトホール内に入込むことができる半導体装置及びその
製造方法を提供することを目的とする。 【構成】ＧａＡｓ基板２上にｎ−ＧａＡｓ層４、シリコ
ン酸化膜６、Ａｌ2 Ｏ3膜８を順次形成する。Ａｌ2 Ｏ
3 膜８及びシリコン酸化膜６をエッチングして幅０．５
μｍのコンタクトホールを開口する。次に、全面にシリ
コン酸化膜１２を形成し（図２（ａ））、Ａｌ2 Ｏ3 膜
８をエッチング停止膜として基板垂直方向にエッチバッ
クして、コンタクトホール内壁面シリコン酸化膜より厚
さの薄い側壁膜１４を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に係り、特に微細なコンタクトホールを開口した
半導体装置及びその製造方法に関する。
造方法に係り、特に微細なコンタクトホールを開口した
半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】近年、半導体素子の微細化に伴い、リソ
グラフィ技術の限界以下の微細なコンタクトホールを形
成する要求が高まっている。従来の微細なコンタクトホ
ールを形成した半導体装置の製造方法を図７及び図８を
用いて説明する。まず、ＧａＡｓ基板２上に不純物拡散
層であるｎ−ＧａＡｓ層を形成し、その上に層間膜とし
て厚さ３００ｎｍのシリコン酸化膜６を形成する。次
に、全面にレジスト１０を塗布してパターニングし、シ
リコン酸化膜６をエッチングして幅０．５μｍのコンタ
クトホールを開口する（図７（ａ））。
グラフィ技術の限界以下の微細なコンタクトホールを形
成する要求が高まっている。従来の微細なコンタクトホ
ールを形成した半導体装置の製造方法を図７及び図８を
用いて説明する。まず、ＧａＡｓ基板２上に不純物拡散
層であるｎ−ＧａＡｓ層を形成し、その上に層間膜とし
て厚さ３００ｎｍのシリコン酸化膜６を形成する。次
に、全面にレジスト１０を塗布してパターニングし、シ
リコン酸化膜６をエッチングして幅０．５μｍのコンタ
クトホールを開口する（図７（ａ））。
【０００３】次に、全面に厚さ１００ｎｍのシリコン酸
化膜１２を形成する（図７（ｂ））。シリコン酸化膜１
２を基板垂直方向にエッチバックし、シリコン酸化膜６
上のシリコン酸化膜１２及び、コンタクトホール内壁面
以外のシリコン酸化膜１２を除去して、コンタクトホー
ル内壁面に側壁膜１４を形成する（図８）。こうするこ
とにより、側壁膜１４の厚さ（０．１μｍ）分だけコン
タクトホールの幅を狭くすることができる。従って、コ
ンタクトホールの幅を、当初の０．５μｍから、０．３
μｍに微細化することができる。
化膜１２を形成する（図７（ｂ））。シリコン酸化膜１
２を基板垂直方向にエッチバックし、シリコン酸化膜６
上のシリコン酸化膜１２及び、コンタクトホール内壁面
以外のシリコン酸化膜１２を除去して、コンタクトホー
ル内壁面に側壁膜１４を形成する（図８）。こうするこ
とにより、側壁膜１４の厚さ（０．１μｍ）分だけコン
タクトホールの幅を狭くすることができる。従って、コ
ンタクトホールの幅を、当初の０．５μｍから、０．３
μｍに微細化することができる。
【０００４】
【発明が解決しようとする課題】しかしながら、この従
来の方法では、コンタクトホール底部のシリコン酸化膜
１２を十分にエッチング除去するためにオーバエッチン
グを行うと、層間膜であるシリコン酸化膜６の表面もエ
ッチングされてしまい、シリコン酸化膜６について当初
の設計値通りの厚さを得ることができないという問題が
生じる。図８のシリコン酸化膜６上部の破線は設計値で
のシリコン酸化膜６の厚さを示している。
来の方法では、コンタクトホール底部のシリコン酸化膜
１２を十分にエッチング除去するためにオーバエッチン
グを行うと、層間膜であるシリコン酸化膜６の表面もエ
ッチングされてしまい、シリコン酸化膜６について当初
の設計値通りの厚さを得ることができないという問題が
生じる。図８のシリコン酸化膜６上部の破線は設計値で
のシリコン酸化膜６の厚さを示している。
【０００５】また、従来の方法では、形成されたコンタ
クトホールのアスペクト比が高いために、ゲート電極等
の形成のための金属等が十分コンタクトホール内に入込
まないという問題もある。上記問題を解決するための、
他の従来の半導体装置の製造方法を図９及び図１０を用
いて説明する。
クトホールのアスペクト比が高いために、ゲート電極等
の形成のための金属等が十分コンタクトホール内に入込
まないという問題もある。上記問題を解決するための、
他の従来の半導体装置の製造方法を図９及び図１０を用
いて説明する。
【０００６】まず、ＧａＡｓ基板２上に不純物拡散層で
あるｎ−ＧａＡｓ層を形成し、その上に厚さ３００ｎｍ
のシリコン酸化膜６を形成する。次に、全面にレジスト
１０を塗布してパターニングし、シリコン酸化膜６をエ
ッチングして幅０．５μｍのコンタクトホールを開口す
る（図９（ａ））。これは上記従来の方法と同一の工程
である。
あるｎ−ＧａＡｓ層を形成し、その上に厚さ３００ｎｍ
のシリコン酸化膜６を形成する。次に、全面にレジスト
１０を塗布してパターニングし、シリコン酸化膜６をエ
ッチングして幅０．５μｍのコンタクトホールを開口す
る（図９（ａ））。これは上記従来の方法と同一の工程
である。
【０００７】次に、上記従来の方法において用いたシリ
コン酸化膜６の代わりに厚さ１００ｎｍのシリコン窒化
膜２２を全面に形成する（図９（ｂ））。次に、シリコ
ン窒化膜２２を基板垂直方向にエッチバックし、シリコ
ン酸化膜６上のシリコン窒化膜２２及び、コンタクトホ
ール内壁面のシリコン窒化膜２２以外のシリコン窒化膜
２２を除去して、コンタクトホール内壁面に側壁膜２４
を形成する（図１０）。こうしても、側壁膜２４の厚さ
（０．１μｍ）分だけコンタクトホールの幅を狭くでき
る。従って、コンタクトホールの幅を、当初の０．５μ
ｍから、０．３μｍに微細化することができる。さら
に、シリコン窒化膜２２をエッチングするエッチングガ
スはシリコン酸化膜６をエッチングしないので、オーバ
エッチングしてもシリコン酸化膜６が薄くなることもな
い。
コン酸化膜６の代わりに厚さ１００ｎｍのシリコン窒化
膜２２を全面に形成する（図９（ｂ））。次に、シリコ
ン窒化膜２２を基板垂直方向にエッチバックし、シリコ
ン酸化膜６上のシリコン窒化膜２２及び、コンタクトホ
ール内壁面のシリコン窒化膜２２以外のシリコン窒化膜
２２を除去して、コンタクトホール内壁面に側壁膜２４
を形成する（図１０）。こうしても、側壁膜２４の厚さ
（０．１μｍ）分だけコンタクトホールの幅を狭くでき
る。従って、コンタクトホールの幅を、当初の０．５μ
ｍから、０．３μｍに微細化することができる。さら
に、シリコン窒化膜２２をエッチングするエッチングガ
スはシリコン酸化膜６をエッチングしないので、オーバ
エッチングしてもシリコン酸化膜６が薄くなることもな
い。
【０００８】しかし、この方法の場合においては、シリ
コン酸化膜とシリコン窒化膜の膜ストレスが異なること
から素子の信頼性が低下するという問題を有している。
また、シリコン窒化膜は誘電率が大きいため、ＧａＡｓ
系のＦＥＴに用いると素子特性を劣化させてしまうとい
う問題がある。本発明の目的は、オーバエッチングを行
っても層間膜が薄くならず、層間膜と側壁膜を同質の膜
で形成し、また、実効的なアスペクト比を低下させてゲ
ート電極形成金属等が十分コンタクトホール内に入込む
ことができる半導体装置及びその製造方法を提供するこ
とにある。
コン酸化膜とシリコン窒化膜の膜ストレスが異なること
から素子の信頼性が低下するという問題を有している。
また、シリコン窒化膜は誘電率が大きいため、ＧａＡｓ
系のＦＥＴに用いると素子特性を劣化させてしまうとい
う問題がある。本発明の目的は、オーバエッチングを行
っても層間膜が薄くならず、層間膜と側壁膜を同質の膜
で形成し、また、実効的なアスペクト比を低下させてゲ
ート電極形成金属等が十分コンタクトホール内に入込む
ことができる半導体装置及びその製造方法を提供するこ
とにある。
【０００９】
【課題を解決するための手段】上記目的は、半導体基板
と、前記半導体基板上に形成された絶縁膜と、前記絶縁
膜に開口したコンタクトホールの内壁面に形成され、前
記絶縁膜状面より高さが低い側壁膜とを有することを特
徴とする半導体装置によって達成される。また、上記目
的は、半導体基板上に複数の層間膜及び複数のエッチン
グ停止膜が交互に積層され、前記複数のエッチング停止
膜及び前記複数の層間膜を開口したコンタクトホールの
幅が、下層になるにしたがい狭くなるように、前記コン
タクトホール内壁面の前記エッチング停止膜とその下層
の前記層間膜を一組の層とした各層毎に段差部が形成さ
れ、前記各段差部上の内壁面の前記層間膜に、前記各段
差部上の内壁面の層間膜より薄い厚さの側壁膜が形成さ
れたことを特徴とする半導体装置によって達成される。
と、前記半導体基板上に形成された絶縁膜と、前記絶縁
膜に開口したコンタクトホールの内壁面に形成され、前
記絶縁膜状面より高さが低い側壁膜とを有することを特
徴とする半導体装置によって達成される。また、上記目
的は、半導体基板上に複数の層間膜及び複数のエッチン
グ停止膜が交互に積層され、前記複数のエッチング停止
膜及び前記複数の層間膜を開口したコンタクトホールの
幅が、下層になるにしたがい狭くなるように、前記コン
タクトホール内壁面の前記エッチング停止膜とその下層
の前記層間膜を一組の層とした各層毎に段差部が形成さ
れ、前記各段差部上の内壁面の前記層間膜に、前記各段
差部上の内壁面の層間膜より薄い厚さの側壁膜が形成さ
れたことを特徴とする半導体装置によって達成される。
【００１０】また、上記目的は、半導体基板上に層間膜
を形成し、前記層間膜上にエッチング停止膜を形成し、
前記エッチング停止膜及び前記層間膜にコンタクトホー
ルを開口して、全面に側壁膜形成層を形成し、前記コン
タクトホールの内壁面に形成された前記側壁膜形成層以
外の前記側壁膜形成層を除去するように、且つ前記コン
タクトホールの内壁面に形成された前記側壁膜形成層の
厚みが前記層間膜の厚みより薄くなるように、前記側壁
膜形成層を基板垂直方向にエッチバックし、前記コンタ
クトホール内壁面に側壁膜を形成し、前記コンタクトホ
ール内にゲート電極を形成したことを特徴とする半導体
装置の製造方法によって達成される。
を形成し、前記層間膜上にエッチング停止膜を形成し、
前記エッチング停止膜及び前記層間膜にコンタクトホー
ルを開口して、全面に側壁膜形成層を形成し、前記コン
タクトホールの内壁面に形成された前記側壁膜形成層以
外の前記側壁膜形成層を除去するように、且つ前記コン
タクトホールの内壁面に形成された前記側壁膜形成層の
厚みが前記層間膜の厚みより薄くなるように、前記側壁
膜形成層を基板垂直方向にエッチバックし、前記コンタ
クトホール内壁面に側壁膜を形成し、前記コンタクトホ
ール内にゲート電極を形成したことを特徴とする半導体
装置の製造方法によって達成される。
【００１１】さらに、上記目的は、半導体基板上に複数
の層間膜及び複数のエッチング停止膜を交互に積層する
第１の工程と、最上層の前記エッチング停止膜とその下
層の前記層間膜にコンタクトホールを開口して、全面に
側壁膜形成層を形成し、前記コンタクトホールの内壁面
に形成された前記側壁膜形成層以外の前記側壁膜形成層
を除去するように、且つ前記コンタクトホールの内壁面
に形成された前記側壁膜形成層の厚みが前記層間膜の厚
みより薄くなるように、前記側壁膜形成層を基板垂直方
向にエッチバックし、前記コンタクトホール内壁面に側
壁膜を形成する第２の工程と、前記コンタクトホール底
部に露出した下層の前記エッチング停止膜及びその下層
の前記層間膜を開口して前記コンタクトホール底部を下
層にまで延ばして形成し、全面に再度側壁膜形成層を形
成し、前記下層の層間膜の前記コンタクトホール内壁面
に形成された前記側壁膜形成層以外の前記側壁膜形成層
を除去するように、且つ前記コンタクトホールの内壁面
に形成された前記側壁膜形成層の厚みが前記下層の層間
膜の厚みより薄くなるように、前記側壁膜形成層を基板
垂直方向にエッチバックし、前記下層の層間膜のコンタ
クトホール内壁面に、側壁膜を形成する第３の工程と、
前記第３の工程を複数回繰り返して、前記下層の層間膜
の前記コンタクトホール内壁面に側壁膜を形成する第４
の工程と、前記コンタクトホール内にゲート電極を形成
する第５の工程とを有することを特徴とする半導体装置
の製造方法によって達成される。
の層間膜及び複数のエッチング停止膜を交互に積層する
第１の工程と、最上層の前記エッチング停止膜とその下
層の前記層間膜にコンタクトホールを開口して、全面に
側壁膜形成層を形成し、前記コンタクトホールの内壁面
に形成された前記側壁膜形成層以外の前記側壁膜形成層
を除去するように、且つ前記コンタクトホールの内壁面
に形成された前記側壁膜形成層の厚みが前記層間膜の厚
みより薄くなるように、前記側壁膜形成層を基板垂直方
向にエッチバックし、前記コンタクトホール内壁面に側
壁膜を形成する第２の工程と、前記コンタクトホール底
部に露出した下層の前記エッチング停止膜及びその下層
の前記層間膜を開口して前記コンタクトホール底部を下
層にまで延ばして形成し、全面に再度側壁膜形成層を形
成し、前記下層の層間膜の前記コンタクトホール内壁面
に形成された前記側壁膜形成層以外の前記側壁膜形成層
を除去するように、且つ前記コンタクトホールの内壁面
に形成された前記側壁膜形成層の厚みが前記下層の層間
膜の厚みより薄くなるように、前記側壁膜形成層を基板
垂直方向にエッチバックし、前記下層の層間膜のコンタ
クトホール内壁面に、側壁膜を形成する第３の工程と、
前記第３の工程を複数回繰り返して、前記下層の層間膜
の前記コンタクトホール内壁面に側壁膜を形成する第４
の工程と、前記コンタクトホール内にゲート電極を形成
する第５の工程とを有することを特徴とする半導体装置
の製造方法によって達成される。
【００１２】
【作用】本発明によれば、層間膜上にエッチング停止膜
を設けたので、オーバエッチングを行っても層間膜が薄
くならず、また、オーバエッチングにより形成されるコ
ンタクトホールの実効的なアスペクト比を低下させるこ
とができるから、ゲート電極形成金属等を十分にコンタ
クトホール内に埋込むことができるようになる。
を設けたので、オーバエッチングを行っても層間膜が薄
くならず、また、オーバエッチングにより形成されるコ
ンタクトホールの実効的なアスペクト比を低下させるこ
とができるから、ゲート電極形成金属等を十分にコンタ
クトホール内に埋込むことができるようになる。
【００１３】
【実施例】本発明の第１の実施例による半導体装置及び
その製造方法を図１乃至図３を用いて説明する。本実施
例は、ＧａＡｓ基板上に形成したショットキーゲートＦ
ＥＴに本発明を応用したものである。まず、ＧａＡｓ基
板２上に不純物を２×１０17ｃｍ-3程度拡散させた厚さ
２００ｎｍのｎ−ＧａＡｓ層４を形成し、ｎ−ＧａＡｓ
層４上に層間膜である厚さ３００ｎｍのシリコン酸化膜
６を形成する。次に、エッチング停止膜となるＡｌ2Ｏ
3 膜８を厚さ２０ｎｍ形成する（図１（ａ））。
その製造方法を図１乃至図３を用いて説明する。本実施
例は、ＧａＡｓ基板上に形成したショットキーゲートＦ
ＥＴに本発明を応用したものである。まず、ＧａＡｓ基
板２上に不純物を２×１０17ｃｍ-3程度拡散させた厚さ
２００ｎｍのｎ−ＧａＡｓ層４を形成し、ｎ−ＧａＡｓ
層４上に層間膜である厚さ３００ｎｍのシリコン酸化膜
６を形成する。次に、エッチング停止膜となるＡｌ2Ｏ
3 膜８を厚さ２０ｎｍ形成する（図１（ａ））。
【００１４】次に、全面にレジスト１０を塗布してパタ
ーニングし、Ａｌ2 Ｏ3 膜８及びシリコン酸化膜６をエ
ッチングして幅０．５μｍのコンタクトホールを開口す
る（図１（ｂ））。Ａｌ2 Ｏ3 膜８はイオンミリング又
は熱燐酸をエッチャントとしてエッチングし、シリコン
酸化膜６は、Ｃ2 Ｆ6 、ＣＨＦ3 をエッチャントとした
ＲＩＥで基板面に垂直にエッチングする。
ーニングし、Ａｌ2 Ｏ3 膜８及びシリコン酸化膜６をエ
ッチングして幅０．５μｍのコンタクトホールを開口す
る（図１（ｂ））。Ａｌ2 Ｏ3 膜８はイオンミリング又
は熱燐酸をエッチャントとしてエッチングし、シリコン
酸化膜６は、Ｃ2 Ｆ6 、ＣＨＦ3 をエッチャントとした
ＲＩＥで基板面に垂直にエッチングする。
【００１５】次に、ＣＶＤを用いて全面に厚さ１００ｎ
ｍのシリコン酸化膜１２を形成する（図２（ａ））。次
に、シリコン酸化膜１２をＣ2 Ｆ6 、ＣＨＦ3 をエッチ
ャントとて用いたＲＩＥで基板垂直方向にエッチバック
して、コンタクトホール内壁面にシリコン酸化膜の側壁
膜１４を形成する。このとき、Ａｌ2 Ｏ3 膜８はエッチ
ングされないため、オーバエッチングしてもその下層の
シリコン酸化膜６の膜厚は薄くならない。従って、側壁
膜１４だけがエッチングされて、シリコン酸化膜の側壁
膜１４の厚さがシリコン酸化膜６の厚さより薄くなる
（図２（ｂ））。このシリコン酸化膜６の膜厚と側壁膜
１４の厚さの違いにより、コンタクトホール内に、コン
タクトホールの底部の幅より上部の幅の方が広くなるよ
うな段差を形成することができる。コンタクトホール上
部の幅が０．５μｍであるのに対し、ホール底部の幅が
０．３μｍと狭くなっているのでコンタクトホールの実
効的アスペクト比は低くなる。このようにして、実質的
にアスペクト比を低下させることができると共に、側壁
膜１４の厚さ（０．１μｍ）分だけコンタクトホールの
幅が狭くなって、コンタクトホールの幅を、当初の０．
５μｍから、０．３μｍに微細化することができる。
ｍのシリコン酸化膜１２を形成する（図２（ａ））。次
に、シリコン酸化膜１２をＣ2 Ｆ6 、ＣＨＦ3 をエッチ
ャントとて用いたＲＩＥで基板垂直方向にエッチバック
して、コンタクトホール内壁面にシリコン酸化膜の側壁
膜１４を形成する。このとき、Ａｌ2 Ｏ3 膜８はエッチ
ングされないため、オーバエッチングしてもその下層の
シリコン酸化膜６の膜厚は薄くならない。従って、側壁
膜１４だけがエッチングされて、シリコン酸化膜の側壁
膜１４の厚さがシリコン酸化膜６の厚さより薄くなる
（図２（ｂ））。このシリコン酸化膜６の膜厚と側壁膜
１４の厚さの違いにより、コンタクトホール内に、コン
タクトホールの底部の幅より上部の幅の方が広くなるよ
うな段差を形成することができる。コンタクトホール上
部の幅が０．５μｍであるのに対し、ホール底部の幅が
０．３μｍと狭くなっているのでコンタクトホールの実
効的アスペクト比は低くなる。このようにして、実質的
にアスペクト比を低下させることができると共に、側壁
膜１４の厚さ（０．１μｍ）分だけコンタクトホールの
幅が狭くなって、コンタクトホールの幅を、当初の０．
５μｍから、０．３μｍに微細化することができる。
【００１６】その後、コンタクトホール底部に露出した
ｎ−ＧａＡｓ層４のリセスエッチングを行い、タングス
テンシリサイド（ＷＳｉ）をスパッタリングにより形成
し、パターニングしてゲート電極１６を形成する。例え
ばＡｕＧｅ／Ａｕ層のゲート／ドレイン電極（図示せ
ず）を形成することにより、ゲート長が０．３μｍのＧ
ａＡｓＦＥＴが完成する（図３）。
ｎ−ＧａＡｓ層４のリセスエッチングを行い、タングス
テンシリサイド（ＷＳｉ）をスパッタリングにより形成
し、パターニングしてゲート電極１６を形成する。例え
ばＡｕＧｅ／Ａｕ層のゲート／ドレイン電極（図示せ
ず）を形成することにより、ゲート長が０．３μｍのＧ
ａＡｓＦＥＴが完成する（図３）。
【００１７】本実施例による半導体装置を図３を用いて
説明すると、ＧａＡｓ基板２上に不純物拡散層であるｎ
−ＧａＡｓ層４が形成され、その上に層間膜であるシリ
コン酸化膜６が形成されている。シリコン酸化膜６に開
口したコンタクトホールの内壁面に側壁膜１４が形成さ
れ、コンタクトホール底部の側壁膜１４で画定された範
囲のｎ−ＧａＡｓ層４がリセスエッチングされている。
側壁膜１４はシリコン酸化膜６の膜厚より低く形成され
ている。従って、コンタクトホール上部の幅が０．５μ
ｍであるのに対し、ホール底部の幅が０．３μｍと狭く
なっているのでコンタクトホールの実効的アスペクト比
が低くなっている。ｎ−ＧａＡｓ層４と良好にショット
キー接合されたゲート電極１６が形成されている。ゲー
ト電極１６は、シリコン酸化膜６上のＡｌ2 Ｏ3 膜８上
に張出した腕部を有するＴ型ゲート構造のゲート電極で
ある。
説明すると、ＧａＡｓ基板２上に不純物拡散層であるｎ
−ＧａＡｓ層４が形成され、その上に層間膜であるシリ
コン酸化膜６が形成されている。シリコン酸化膜６に開
口したコンタクトホールの内壁面に側壁膜１４が形成さ
れ、コンタクトホール底部の側壁膜１４で画定された範
囲のｎ−ＧａＡｓ層４がリセスエッチングされている。
側壁膜１４はシリコン酸化膜６の膜厚より低く形成され
ている。従って、コンタクトホール上部の幅が０．５μ
ｍであるのに対し、ホール底部の幅が０．３μｍと狭く
なっているのでコンタクトホールの実効的アスペクト比
が低くなっている。ｎ−ＧａＡｓ層４と良好にショット
キー接合されたゲート電極１６が形成されている。ゲー
ト電極１６は、シリコン酸化膜６上のＡｌ2 Ｏ3 膜８上
に張出した腕部を有するＴ型ゲート構造のゲート電極で
ある。
【００１８】なお、本実施例による半導体装置において
は、側壁膜１４として、層間膜と同一のシリコン酸化膜
を用いたことにも特徴を有しているが、膜ストレス等の
問題を無視することができるのであれば、側壁膜１４の
材質が層間膜と同一でない場合にも本発明を適用するこ
とができる。また、本実施例による半導体装置において
は、オーバエッチングして側壁膜１４の厚さを薄くして
コンタクトホール内壁面に段差部を形成したことにも特
徴を有しているが、アスペクト比が高くても十分ホール
内に金属等が入込むのであれば、オーバエッチングをし
なくてもよい。
は、側壁膜１４として、層間膜と同一のシリコン酸化膜
を用いたことにも特徴を有しているが、膜ストレス等の
問題を無視することができるのであれば、側壁膜１４の
材質が層間膜と同一でない場合にも本発明を適用するこ
とができる。また、本実施例による半導体装置において
は、オーバエッチングして側壁膜１４の厚さを薄くして
コンタクトホール内壁面に段差部を形成したことにも特
徴を有しているが、アスペクト比が高くても十分ホール
内に金属等が入込むのであれば、オーバエッチングをし
なくてもよい。
【００１９】さらに、本実施例による半導体装置の製造
方法では、エッチング停止膜にアルミナを用いたが、他
の材料、例えば、ＳｉＯ2 、Ｓｉ3 Ｎ4 などを用いても
よい。本発明の第２の実施例による半導体装置及びその
製造方法を図４乃至図６を用いて説明する。本実施例も
第１の実施例と同様に、ＧａＡｓ基板上に形成したショ
ットキーゲートＦＥＴに本発明を応用したものである。
方法では、エッチング停止膜にアルミナを用いたが、他
の材料、例えば、ＳｉＯ2 、Ｓｉ3 Ｎ4 などを用いても
よい。本発明の第２の実施例による半導体装置及びその
製造方法を図４乃至図６を用いて説明する。本実施例も
第１の実施例と同様に、ＧａＡｓ基板上に形成したショ
ットキーゲートＦＥＴに本発明を応用したものである。
【００２０】まず、ＧａＡｓ基板２上に不純物を２×１
０17ｃｍ-3程度拡散させた厚さ２００ｎｍのｎ−ＧａＡ
ｓ層４を形成し、ｎ−ＧａＡｓ層４上に一層目の層間膜
として厚さ２００ｎｍのシリコン窒化膜１８を形成す
る。次に、シリコン窒化膜１８上に一層目の層間膜のエ
ッチング停止膜となるＡｌ2 Ｏ3 膜２０を厚さ２０ｎｍ
形成する。次に、Ａｌ2 Ｏ3 膜２０上に二層目の層間膜
として厚さ２００ｎｍのシリコン窒化膜２２を形成す
る。次に、シリコン窒化膜２２上に二層目の層間膜のエ
ッチング停止膜となるシリコン酸化膜２４を厚さ１００
ｎｍ形成する。
０17ｃｍ-3程度拡散させた厚さ２００ｎｍのｎ−ＧａＡ
ｓ層４を形成し、ｎ−ＧａＡｓ層４上に一層目の層間膜
として厚さ２００ｎｍのシリコン窒化膜１８を形成す
る。次に、シリコン窒化膜１８上に一層目の層間膜のエ
ッチング停止膜となるＡｌ2 Ｏ3 膜２０を厚さ２０ｎｍ
形成する。次に、Ａｌ2 Ｏ3 膜２０上に二層目の層間膜
として厚さ２００ｎｍのシリコン窒化膜２２を形成す
る。次に、シリコン窒化膜２２上に二層目の層間膜のエ
ッチング停止膜となるシリコン酸化膜２４を厚さ１００
ｎｍ形成する。
【００２１】次に、全面にレジスト２６を塗布してパタ
ーニングする（図４（ａ））。次に、パターニングされ
たレジスト２６をマスクとして、シリコン酸化膜２４及
びシリコン窒化膜２２をエッチングして幅０．５μｍの
コンタクトホールを開口する。レジスト２６を除去した
後、全面に厚さ１００ｎｍのシリコン窒化膜２８を形成
する（図４（ｂ））。なお、シリコン窒化膜２２の代わ
りにＡｌ2 Ｏ3膜を用いてもよい。
ーニングする（図４（ａ））。次に、パターニングされ
たレジスト２６をマスクとして、シリコン酸化膜２４及
びシリコン窒化膜２２をエッチングして幅０．５μｍの
コンタクトホールを開口する。レジスト２６を除去した
後、全面に厚さ１００ｎｍのシリコン窒化膜２８を形成
する（図４（ｂ））。なお、シリコン窒化膜２２の代わ
りにＡｌ2 Ｏ3膜を用いてもよい。
【００２２】次に、シリコン窒化膜２８をＳＦ6 による
ＲＩＥを行って基板垂直方向にエッチバックして、コン
タクトホール内壁面にシリコン窒化膜の側壁膜３０を形
成する。このとき、シリコン酸化膜２４のエッチング速
度は小さいため、オーバエッチングしてもその下層のシ
リコン窒化膜２２がエッチングされ膜厚が薄くなること
はない。従って、オーバエッチングすると、層間膜のシ
リコン窒化膜２２はほとんどエッチングされず、側壁膜
３０だけがエッチングされるので、側壁膜３０の厚さは
シリコン窒化膜２２の厚さより薄くなる。側壁膜３０の
幅は０．１μｍであるからコンタクトホール底部のＡｌ
2 Ｏ3 膜２０の露出面の幅は０．３μｍとなる（図５
（ａ））。
ＲＩＥを行って基板垂直方向にエッチバックして、コン
タクトホール内壁面にシリコン窒化膜の側壁膜３０を形
成する。このとき、シリコン酸化膜２４のエッチング速
度は小さいため、オーバエッチングしてもその下層のシ
リコン窒化膜２２がエッチングされ膜厚が薄くなること
はない。従って、オーバエッチングすると、層間膜のシ
リコン窒化膜２２はほとんどエッチングされず、側壁膜
３０だけがエッチングされるので、側壁膜３０の厚さは
シリコン窒化膜２２の厚さより薄くなる。側壁膜３０の
幅は０．１μｍであるからコンタクトホール底部のＡｌ
2 Ｏ3 膜２０の露出面の幅は０．３μｍとなる（図５
（ａ））。
【００２３】次に、このコンタクトホール底部のＡｌ2
Ｏ3 膜２０の露出面及びその下層のシリコン窒化膜１８
をエッチングして、底部にｎ−ＧａＡｓ層４が露出した
幅０．３μｍのコンタクトホールを開口する。このと
き、側壁膜３０も一緒にエッチングされて除去されてし
まう。次に、全面に厚さ１００ｎｍのシリコン窒化膜３
２を形成する（図５（ｂ））。
Ｏ3 膜２０の露出面及びその下層のシリコン窒化膜１８
をエッチングして、底部にｎ−ＧａＡｓ層４が露出した
幅０．３μｍのコンタクトホールを開口する。このと
き、側壁膜３０も一緒にエッチングされて除去されてし
まう。次に、全面に厚さ１００ｎｍのシリコン窒化膜３
２を形成する（図５（ｂ））。
【００２４】次に、シリコン窒化膜３２を基板垂直方向
にエッチバックし、さらにオーバエッチングしてコンタ
クトホール内壁面のＡｌ2 Ｏ3 膜２０上にシリコン窒化
膜の側壁膜３３を形成し、コンタクトホール内壁面底部
にシリコン窒化膜の側壁膜３４を形成する。このとき、
Ａｌ2 Ｏ3 膜２０はエッチングされないため、その下層
のシリコン窒化膜１８がエッチングされて膜厚が薄くな
ることはない。このように、側壁膜３４だけをエッチン
グし、シリコン窒化膜である側壁膜３３、３４の厚さが
シリコン窒化膜２２、１８の厚さより薄くなるまでオー
バエッチングする（図６（ａ））。
にエッチバックし、さらにオーバエッチングしてコンタ
クトホール内壁面のＡｌ2 Ｏ3 膜２０上にシリコン窒化
膜の側壁膜３３を形成し、コンタクトホール内壁面底部
にシリコン窒化膜の側壁膜３４を形成する。このとき、
Ａｌ2 Ｏ3 膜２０はエッチングされないため、その下層
のシリコン窒化膜１８がエッチングされて膜厚が薄くな
ることはない。このように、側壁膜３４だけをエッチン
グし、シリコン窒化膜である側壁膜３３、３４の厚さが
シリコン窒化膜２２、１８の厚さより薄くなるまでオー
バエッチングする（図６（ａ））。
【００２５】こうして、シリコン窒化膜１８の膜厚と側
壁膜３４の厚さの違い及びシリコン窒化膜２２の膜厚と
側壁膜３３の厚さの違いにより、コンタクトホール内
に、コンタクトホールの底部の幅より上部の幅の方が広
くなるように２段の段差を形成することができる。こう
すると、コンタクトホール上部の幅が０．５μｍである
のに対し、ホール底部の幅は０．１μｍと狭くすること
ができると共にコンタクトホールの実効的アスペクト比
を低くすることができる。
壁膜３４の厚さの違い及びシリコン窒化膜２２の膜厚と
側壁膜３３の厚さの違いにより、コンタクトホール内
に、コンタクトホールの底部の幅より上部の幅の方が広
くなるように２段の段差を形成することができる。こう
すると、コンタクトホール上部の幅が０．５μｍである
のに対し、ホール底部の幅は０．１μｍと狭くすること
ができると共にコンタクトホールの実効的アスペクト比
を低くすることができる。
【００２６】その後、コンタクトホール底部に露出した
ｎ−ＧａＡｓ層４のリセスエッチングを行い、タングス
テンシリサイド（ＷＳｉ）をスパッタリングにより形成
し、ゲート電極１６を形成する。例えばＡｕＧｅ／Ａｕ
層のゲート／ドレイン電極（図示せず）を形成すること
により、ゲート長が０．１μｍのＧａＡｓＦＥＴが完成
する（図６（ｂ））。
ｎ−ＧａＡｓ層４のリセスエッチングを行い、タングス
テンシリサイド（ＷＳｉ）をスパッタリングにより形成
し、ゲート電極１６を形成する。例えばＡｕＧｅ／Ａｕ
層のゲート／ドレイン電極（図示せず）を形成すること
により、ゲート長が０．１μｍのＧａＡｓＦＥＴが完成
する（図６（ｂ））。
【００２７】本実施例による半導体装置を図６を用いて
説明すると、ＧａＡｓ基板２上に不純物拡散層であるｎ
−ＧａＡｓ層４が形成され、その上に層間膜であるシリ
コン窒化膜１８が形成されている。シリコン窒化膜１８
上にはエッチング停止膜のＡｌ2 Ｏ3 膜２０が形成さ
れ、Ａｌ2 Ｏ3 膜２０上にシリコン窒化膜２２が形成さ
れている。シリコン窒化膜２２上にエッチング停止膜の
シリコン酸化膜２４が形成されている。
説明すると、ＧａＡｓ基板２上に不純物拡散層であるｎ
−ＧａＡｓ層４が形成され、その上に層間膜であるシリ
コン窒化膜１８が形成されている。シリコン窒化膜１８
上にはエッチング停止膜のＡｌ2 Ｏ3 膜２０が形成さ
れ、Ａｌ2 Ｏ3 膜２０上にシリコン窒化膜２２が形成さ
れている。シリコン窒化膜２２上にエッチング停止膜の
シリコン酸化膜２４が形成されている。
【００２８】これらの膜を貫通してｎ−ＧａＡｓ層４が
露出するコンタクトホールが開口されている。このコン
タクトホールはＡｌ2 Ｏ3 膜２０で段差が形成され、そ
の段差部上にシリコン窒化膜２２の厚さより薄い厚さの
側壁膜３３が形成されている。コンタクトホール上部の
幅が０．５μｍであるのに対し、この段差部の幅は０．
３μｍである。コンタクトホール底部には、シリコン窒
化膜１８の厚さより薄い側壁膜３４が形成されている。
この側壁膜３４により画定されるコンタクトホール底部
の幅は、０．１μｍである。このコンタクトホール底部
に露出しているｎ−ＧａＡｓ層にリセス構造のゲート電
極１６がショットキー接合してコンタクトホール内に形
成されている。ゲート電極の腕部はシリコン酸化膜２４
上に張出して全体でＴ型ゲート構造になっている。この
Ｔ型ゲート電極のゲート長は０．１μｍである。
露出するコンタクトホールが開口されている。このコン
タクトホールはＡｌ2 Ｏ3 膜２０で段差が形成され、そ
の段差部上にシリコン窒化膜２２の厚さより薄い厚さの
側壁膜３３が形成されている。コンタクトホール上部の
幅が０．５μｍであるのに対し、この段差部の幅は０．
３μｍである。コンタクトホール底部には、シリコン窒
化膜１８の厚さより薄い側壁膜３４が形成されている。
この側壁膜３４により画定されるコンタクトホール底部
の幅は、０．１μｍである。このコンタクトホール底部
に露出しているｎ−ＧａＡｓ層にリセス構造のゲート電
極１６がショットキー接合してコンタクトホール内に形
成されている。ゲート電極の腕部はシリコン酸化膜２４
上に張出して全体でＴ型ゲート構造になっている。この
Ｔ型ゲート電極のゲート長は０．１μｍである。
【００２９】こうすることにより、本実施例の半導体装
置においても第１の実施例における効果と同様の効果を
得ることができると共に、さらにゲート長を短くしたゲ
ート構造を実現できる。本発明は、上記実施例に限らず
種々の変形が可能である。例えば、上記第１及び第２の
実施例による半導体装置においては、最上層のエッチン
グ停止膜８、２４をそれぞれ残したまま素子形成を行っ
たが、ゲート電極を形成する前に最上層のエッチング停
止膜８、２４を除去してしまってもよい。
置においても第１の実施例における効果と同様の効果を
得ることができると共に、さらにゲート長を短くしたゲ
ート構造を実現できる。本発明は、上記実施例に限らず
種々の変形が可能である。例えば、上記第１及び第２の
実施例による半導体装置においては、最上層のエッチン
グ停止膜８、２４をそれぞれ残したまま素子形成を行っ
たが、ゲート電極を形成する前に最上層のエッチング停
止膜８、２４を除去してしまってもよい。
【００３０】
【発明の効果】以上の通り、本発明によれば、層間膜上
にエッチング停止膜を設けたので、オーバエッチングを
行っても層間膜が薄くならず、また、形成されるコンタ
クトホールの実効的なアスペクト比を低下させることが
できるので、ゲート電極形成金属等を十分コンタクトホ
ール内に入込むことができる。
にエッチング停止膜を設けたので、オーバエッチングを
行っても層間膜が薄くならず、また、形成されるコンタ
クトホールの実効的なアスペクト比を低下させることが
できるので、ゲート電極形成金属等を十分コンタクトホ
ール内に入込むことができる。
【図１】本発明の第１の実施例による半導体装置の製造
方法を示す図である。
方法を示す図である。
【図２】本発明の第１の実施例による半導体装置の製造
方法を示す図である。
方法を示す図である。
【図３】本発明の第１の実施例による半導体装置を示す
図である。
図である。
【図４】本発明の第２の実施例による半導体装置の製造
方法を示す図である。
方法を示す図である。
【図５】本発明の第２の実施例による半導体装置の製造
方法を示す図である。
方法を示す図である。
【図６】本発明の第２の実施例による半導体装置の製造
方法を示す図である。
方法を示す図である。
【図７】従来の半導体装置の製造方法を示す図である。
【図８】従来の半導体装置の製造方法を示す図である。
【図９】他の従来の半導体装置の製造方法を示す図であ
る。
る。
【図１０】他の従来の半導体装置の製造方法を示す図で
ある。
ある。
２…ＧａＡｓ基板 ４…ｎ−ＧａＡｓ層 ６…シリコン酸化膜 ８…Ａｌ2 Ｏ3 膜 １０…レジスト １２…シリコン酸化膜 １４…側壁膜 １６…ゲート電極 １８…シリコン窒化膜 ２０…Ａｌ2 Ｏ3 膜 ２２…シリコン窒化膜 ２４…シリコン酸化膜 ２６…レジスト ２８、３０、３２、３３、３４…シリコン窒化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812
Claims (4)
- 【請求項１】 半導体基板と、前記半導体基板上に形成
された絶縁膜と、前記絶縁膜に開口したコンタクトホー
ルの内壁面に形成され、前記絶縁膜状面より高さが低い
側壁膜とを有することを特徴とする半導体装置。 - 【請求項２】 半導体基板上に複数の層間膜及び複数の
エッチング停止膜が交互に積層され、 前記複数のエッチング停止膜及び前記複数の層間膜を開
口したコンタクトホールの幅が、下層になるにしたがい
狭くなるように、前記コンタクトホール内壁面の前記エ
ッチング停止膜とその下層の前記層間膜を一組の層とし
た各層毎に段差部が形成され、 前記各段差部上の内壁面の前記層間膜に、前記各段差部
上の内壁面の層間膜より薄い厚さの側壁膜が形成された
ことを特徴とする半導体装置。 - 【請求項３】 半導体基板上に層間膜を形成し、 前記層間膜上にエッチング停止膜を形成し、 前記エッチング停止膜及び前記層間膜にコンタクトホー
ルを開口して、全面に側壁膜形成層を形成し、 前記コンタクトホールの内壁面に形成された前記側壁膜
形成層以外の前記側壁膜形成層を除去するように、且つ
前記コンタクトホールの内壁面に形成された前記側壁膜
形成層の厚みが前記層間膜の厚みより薄くなるように、
前記側壁膜形成層を基板垂直方向にエッチバックし、前
記コンタクトホール内壁面に側壁膜を形成し、 前記コンタクトホール内にゲート電極を形成したことを
特徴とする半導体装置の製造方法。 - 【請求項４】 半導体基板上に複数の層間膜及び複数の
エッチング停止膜を交互に積層する第１の工程と、 最上層の前記エッチング停止膜とその下層の前記層間膜
にコンタクトホールを開口して、全面に側壁膜形成層を
形成し、前記コンタクトホールの内壁面に形成された前
記側壁膜形成層以外の前記側壁膜形成層を除去するよう
に、且つ前記コンタクトホールの内壁面に形成された前
記側壁膜形成層の厚みが前記層間膜の厚みより薄くなる
ように、前記側壁膜形成層を基板垂直方向にエッチバッ
クし、前記コンタクトホール内壁面に側壁膜を形成する
第２の工程と、 前記コンタクトホール底部に露出した下層の前記エッチ
ング停止膜及びその下層の前記層間膜を開口して前記コ
ンタクトホール底部を下層にまで延ばして形成し、全面
に再度側壁膜形成層を形成し、前記下層の層間膜の前記
コンタクトホール内壁面に形成された前記側壁膜形成層
以外の前記側壁膜形成層を除去するように、且つ前記コ
ンタクトホールの内壁面に形成された前記側壁膜形成層
の厚みが前記下層の層間膜の厚みより薄くなるように、
前記側壁膜形成層を基板垂直方向にエッチバックし、前
記下層の層間膜のコンタクトホール内壁面に、側壁膜を
形成する第３の工程と、 前記第３の工程を複数回繰り返して、前記下層の層間膜
の前記コンタクトホール内壁面に側壁膜を形成する第４
の工程と、 前記コンタクトホール内にゲート電極を形成する第５の
工程とを有することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4079998A JPH05283357A (ja) | 1992-04-01 | 1992-04-01 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4079998A JPH05283357A (ja) | 1992-04-01 | 1992-04-01 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283357A true JPH05283357A (ja) | 1993-10-29 |
Family
ID=13705967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4079998A Withdrawn JPH05283357A (ja) | 1992-04-01 | 1992-04-01 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05283357A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100743658B1 (ko) * | 2006-06-29 | 2007-07-30 | 주식회사 하이닉스반도체 | 반도체 소자의 리세스 게이트 형성방법 |
| EP2614529A2 (en) * | 2010-09-10 | 2013-07-17 | Cree, Inc. | Methods of forming semiconductor contacts and related semiconductor devices |
-
1992
- 1992-04-01 JP JP4079998A patent/JPH05283357A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100743658B1 (ko) * | 2006-06-29 | 2007-07-30 | 주식회사 하이닉스반도체 | 반도체 소자의 리세스 게이트 형성방법 |
| EP2614529A2 (en) * | 2010-09-10 | 2013-07-17 | Cree, Inc. | Methods of forming semiconductor contacts and related semiconductor devices |
| JP2013538459A (ja) * | 2010-09-10 | 2013-10-10 | クリー インコーポレイテッド | 半導体コンタクトの形成方法及び関連する半導体デバイス |
| EP2614529A4 (en) * | 2010-09-10 | 2015-01-14 | Cree Inc | METHOD FOR FORMING SEMICONDUCTOR CONTACTS AND SEMICONDUCTOR DEVICES THEREWITH |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |