JPH097971A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH097971A JPH097971A JP15476595A JP15476595A JPH097971A JP H097971 A JPH097971 A JP H097971A JP 15476595 A JP15476595 A JP 15476595A JP 15476595 A JP15476595 A JP 15476595A JP H097971 A JPH097971 A JP H097971A
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- JP
- Japan
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- film
- gate electrode
- electrode layer
- etching
- wiring layer
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- Pending
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- Electrodes Of Semiconductors (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 コンタクト孔のミスアライメントに対するず
れ余裕領域Δを従来に比して小さくした設計ルールを実
現する。 【構成】 シリコン基板（１１）上に形成したゲートＳ
ｉＯ２膜（１２）上にゲート電極層（１３）を形成し、
ゲート電極層（１３）をＳｉ３Ｎ４膜（１４）及びＳｉ
Ｏ２膜（１５）で被覆し、ＳｉＯ２膜（１５）をエッチ
バックしてＳｉ３Ｎ４（１４）膜の段差部分にスペーサ
膜（１６）を形成し、スペーサ膜（１６）をマスクとし
てＳｉ３Ｎ４膜（１４）を異方性エッチングしてゲート
電極層（１３）の側壁にエッチングストッパー膜（１
７）を形成し、ゲート電極層（１３）を被覆する層間絶
縁膜（１８）を形成し、ゲート電極層（１３）上の層間
絶縁膜（１８）を選択的にエッチングしてコンタクト孔
（１９）を形成する。
れ余裕領域Δを従来に比して小さくした設計ルールを実
現する。 【構成】 シリコン基板（１１）上に形成したゲートＳ
ｉＯ２膜（１２）上にゲート電極層（１３）を形成し、
ゲート電極層（１３）をＳｉ３Ｎ４膜（１４）及びＳｉ
Ｏ２膜（１５）で被覆し、ＳｉＯ２膜（１５）をエッチ
バックしてＳｉ３Ｎ４（１４）膜の段差部分にスペーサ
膜（１６）を形成し、スペーサ膜（１６）をマスクとし
てＳｉ３Ｎ４膜（１４）を異方性エッチングしてゲート
電極層（１３）の側壁にエッチングストッパー膜（１
７）を形成し、ゲート電極層（１３）を被覆する層間絶
縁膜（１８）を形成し、ゲート電極層（１３）上の層間
絶縁膜（１８）を選択的にエッチングしてコンタクト孔
（１９）を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、さらに詳しく言えば、配線上に形成するコンタ
クト孔のマスク合わせ技術に関する。
に関し、さらに詳しく言えば、配線上に形成するコンタ
クト孔のマスク合わせ技術に関する。
【０００２】
【従来の技術】従来、半導体集積回路に使用される配線
層上にコンタクト孔を形成する場合、図６に示すよう
に、半導体基板上に形成したＳｉＯ２膜（１）上にＡｌ
やポリサイド等の配線層（２）を形成し、その配線層
（２）を被覆する層間絶縁膜（３）を形成し、その層間
絶縁膜（３）を選択的にエッチングしてコンタクト孔
（４）を形成するわけであるが、コンタクト孔（４）と
配線層（２）の間にずれ余裕領域Δを設けていた。
層上にコンタクト孔を形成する場合、図６に示すよう
に、半導体基板上に形成したＳｉＯ２膜（１）上にＡｌ
やポリサイド等の配線層（２）を形成し、その配線層
（２）を被覆する層間絶縁膜（３）を形成し、その層間
絶縁膜（３）を選択的にエッチングしてコンタクト孔
（４）を形成するわけであるが、コンタクト孔（４）と
配線層（２）の間にずれ余裕領域Δを設けていた。
【０００３】これは、コンタクト孔（４）がミスアライ
メントによって配線層（２）から一部分がはずれたと
き、図７に示すように、下地のＳｉＯ２膜（１）がエッ
チングされるのを防止するためである。
メントによって配線層（２）から一部分がはずれたと
き、図７に示すように、下地のＳｉＯ２膜（１）がエッ
チングされるのを防止するためである。
【０００４】
【発明が解決しようとする課題】上記のずれ余裕領域Δ
は、半導体集積回路の機能にとっては不要な部分であ
り、できるだけ小さくすることが望ましい。しかし、ス
テッパー等の露光装置のマスク合わせ精度や配線層の線
幅のばらつきはゼロにはできないので、必ず、一定量の
ずれ余裕領域Δを設けなければならず、これがチップサ
イズ縮小の制約となっていた。
は、半導体集積回路の機能にとっては不要な部分であ
り、できるだけ小さくすることが望ましい。しかし、ス
テッパー等の露光装置のマスク合わせ精度や配線層の線
幅のばらつきはゼロにはできないので、必ず、一定量の
ずれ余裕領域Δを設けなければならず、これがチップサ
イズ縮小の制約となっていた。
【０００５】本発明は、上記の課題に鑑みてなされたも
のであり、コンタクト孔（４）がミスアライメントによ
って配線層（２）から一部分がはずれた場合であって
も、下地の膜がエッチングされるのを防止し、ずれ余裕
領域Δを従来に比して小さくした設計ルールの実現を目
的としている。
のであり、コンタクト孔（４）がミスアライメントによ
って配線層（２）から一部分がはずれた場合であって
も、下地の膜がエッチングされるのを防止し、ずれ余裕
領域Δを従来に比して小さくした設計ルールの実現を目
的としている。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、半導体基板上に形成した絶縁膜上に配線
層を形成する工程と、前記配線層をシリコン窒化膜及び
シリコン酸化膜の積層膜で被覆する工程と、前記シリコ
ン酸化膜を全面エッチングして前記シリコン窒化膜の段
差部分にシリコン酸化膜からなるスペーサ膜を形成する
工程と、前記スペーサ膜をマスクとして前記シリコン窒
素膜を異方性エッチングして前記配線層の側壁にシリコ
ン窒化膜からなるエッチングストッパー膜を形成する工
程と、前記配線層を被覆する層間絶縁膜を形成する工程
と、前記配線層上の層間絶縁膜を選択的にエッチングし
てコンタクト孔を形成する工程とを有している。
に、本発明は、半導体基板上に形成した絶縁膜上に配線
層を形成する工程と、前記配線層をシリコン窒化膜及び
シリコン酸化膜の積層膜で被覆する工程と、前記シリコ
ン酸化膜を全面エッチングして前記シリコン窒化膜の段
差部分にシリコン酸化膜からなるスペーサ膜を形成する
工程と、前記スペーサ膜をマスクとして前記シリコン窒
素膜を異方性エッチングして前記配線層の側壁にシリコ
ン窒化膜からなるエッチングストッパー膜を形成する工
程と、前記配線層を被覆する層間絶縁膜を形成する工程
と、前記配線層上の層間絶縁膜を選択的にエッチングし
てコンタクト孔を形成する工程とを有している。
【０００７】
【作用】本発明によれば、配線層の側壁にシリコン窒化
膜からなるエッチングストッパー膜を形成しているの
で、コンタクト孔（４０）がミスアライメントによって
配線層から一部分がはずれた場合であっても、下地の膜
がエッチングされるのを防止でき、ずれ余裕領域Δを従
来に比して小さくした設計ルールを実現することができ
る。
膜からなるエッチングストッパー膜を形成しているの
で、コンタクト孔（４０）がミスアライメントによって
配線層から一部分がはずれた場合であっても、下地の膜
がエッチングされるのを防止でき、ずれ余裕領域Δを従
来に比して小さくした設計ルールを実現することができ
る。
【０００８】また、上記エッチングストッパー膜を形成
するにあたり、単に、シリコン窒化膜を異方性エッチン
グするのではなく、シリコン酸化膜からなるスペーサ膜
をマスクにしてシリコン窒化膜を異方性エッチングして
いるので、マスクずれ方向に対して幅の広いエッチング
ストッパー膜を形成でき、その分ずれ余裕領域Δを小さ
くできる。
するにあたり、単に、シリコン窒化膜を異方性エッチン
グするのではなく、シリコン酸化膜からなるスペーサ膜
をマスクにしてシリコン窒化膜を異方性エッチングして
いるので、マスクずれ方向に対して幅の広いエッチング
ストッパー膜を形成でき、その分ずれ余裕領域Δを小さ
くできる。
【０００９】
【実施例】以下で、本発明の半導体装置の製造方法の一
実施例を図１乃至図５を参照しながら説明する。まず、
図１に示すように、シリコン基板（１１）上に約１５０
ÅのゲートＳｉＯ２（１２）を形成し、そのゲートＳｉ
Ｏ２膜（１２）にゲート電極層（１３）を形成する。こ
のゲート電極層（１３）はポリサイド構造であり、約１
０００Åのポリシリコン膜と約１０００ÅのＷＳｉ２膜
を積層し不要部分を選択的にエッチングして形成したも
のである。そして、ゲート電極層（１３）を被覆するよ
うに、ＬＰＣＶＤ法により約３０００ÅのＳｉ３Ｎ４膜
（１４）を形成している。
実施例を図１乃至図５を参照しながら説明する。まず、
図１に示すように、シリコン基板（１１）上に約１５０
ÅのゲートＳｉＯ２（１２）を形成し、そのゲートＳｉ
Ｏ２膜（１２）にゲート電極層（１３）を形成する。こ
のゲート電極層（１３）はポリサイド構造であり、約１
０００Åのポリシリコン膜と約１０００ÅのＷＳｉ２膜
を積層し不要部分を選択的にエッチングして形成したも
のである。そして、ゲート電極層（１３）を被覆するよ
うに、ＬＰＣＶＤ法により約３０００ÅのＳｉ３Ｎ４膜
（１４）を形成している。
【００１０】このとき、Ｓｉ３Ｎ４膜（１４）にはゲー
ト電極層（１３）の形状を反映してゲート電極層（１
３）の両端部に段差を生じる。次に、図２に示すよう
に、Ｓｉ３Ｎ４膜（１４）上に、ＬＰＣＶＤ法により約
３０００ÅのＳｉＯ２膜（１５）を形成する。次に、図
３に示すように、ＳｉＯ２膜（１４）を全面エッチング
（マスクレスエッチング）してＳｉ３Ｎ４膜（１４）の
段差部分にスペーサ膜（１６）を形成する。なお、この
エッチングは、ＣＨＦ３＋Ｏ２ガス系を使用して行う。
ト電極層（１３）の形状を反映してゲート電極層（１
３）の両端部に段差を生じる。次に、図２に示すよう
に、Ｓｉ３Ｎ４膜（１４）上に、ＬＰＣＶＤ法により約
３０００ÅのＳｉＯ２膜（１５）を形成する。次に、図
３に示すように、ＳｉＯ２膜（１４）を全面エッチング
（マスクレスエッチング）してＳｉ３Ｎ４膜（１４）の
段差部分にスペーサ膜（１６）を形成する。なお、この
エッチングは、ＣＨＦ３＋Ｏ２ガス系を使用して行う。
【００１１】次いで、図４に示すように、そのスペーサ
膜（１６）をマスクとしてＳｉ３Ｎ４膜（１４）を異方
性エッチングして、ゲート電極層（１３）の側壁にＳｉ
３Ｎ４膜からなるエッチングストッパー膜（１７）を形
成する。このとき、ＳｉＮ３に対するＳｉＯ２の選択比
を確保する必要があるが、そのためには、基板温度を上
昇させるか、ＣＨＦ３ガスにＣＯガスを添加する方法が
報告されている。なお、この点については、「日経マイ
クロデバイス１９９５年２月号（第５８頁〜６０頁）」
に詳しく記載されている。
膜（１６）をマスクとしてＳｉ３Ｎ４膜（１４）を異方
性エッチングして、ゲート電極層（１３）の側壁にＳｉ
３Ｎ４膜からなるエッチングストッパー膜（１７）を形
成する。このとき、ＳｉＮ３に対するＳｉＯ２の選択比
を確保する必要があるが、そのためには、基板温度を上
昇させるか、ＣＨＦ３ガスにＣＯガスを添加する方法が
報告されている。なお、この点については、「日経マイ
クロデバイス１９９５年２月号（第５８頁〜６０頁）」
に詳しく記載されている。
【００１２】本発明では、上記エッチングストッパー膜
（１７）を形成するにあたり、単に、Ｓｉ３Ｎ４膜（１
４）を異方性エッチングするのではなく、ＳｉＯ２膜か
らなるスペーサ膜（１６）をマスクにしてＳｉ３Ｎ４膜
（１４）を異方性エッチングしているので、マスクずれ
方向に対して幅の広いエッチングストッパー膜を形成で
き、その分ずれ余裕領域Δを小さくできる。
（１７）を形成するにあたり、単に、Ｓｉ３Ｎ４膜（１
４）を異方性エッチングするのではなく、ＳｉＯ２膜か
らなるスペーサ膜（１６）をマスクにしてＳｉ３Ｎ４膜
（１４）を異方性エッチングしているので、マスクずれ
方向に対して幅の広いエッチングストッパー膜を形成で
き、その分ずれ余裕領域Δを小さくできる。
【００１３】本実施例の条件では、エッチングスットッ
パー膜（１７）は、基板の水平方向に約０．２μｍの広
がりを持ち、単に、Ｓｉ３Ｎ４膜（１４）を異方性エッ
チングする方法に比べて約０．０５μｍ幅広のストッパ
ー膜を形成できる。すなわち、エッチングストッパー膜
（１７）の広がりだけマスク合わせずれが許容されるこ
とになるが、０．５ミクロンルール以下の微細ルールの
おいては０．０５μｍといえども相当な影響があるとい
える。
パー膜（１７）は、基板の水平方向に約０．２μｍの広
がりを持ち、単に、Ｓｉ３Ｎ４膜（１４）を異方性エッ
チングする方法に比べて約０．０５μｍ幅広のストッパ
ー膜を形成できる。すなわち、エッチングストッパー膜
（１７）の広がりだけマスク合わせずれが許容されるこ
とになるが、０．５ミクロンルール以下の微細ルールの
おいては０．０５μｍといえども相当な影響があるとい
える。
【００１４】さて、その後は図５に示すように、ゲート
電極層（１３）を被覆するように、ＢＰＳＧ膜等からな
る層間絶縁膜（１８）を形成し、その層間絶縁膜（１
８）を選択的にエッチングしてゲート電極（１３）上に
コンタクト孔（１９）を形成する。このとき、上記のエ
ッチングストッパー膜（１７）があるので、コンタクト
孔（１９）がずれても、下地のゲート絶縁膜（１２）が
エッチングされることが防止される。
電極層（１３）を被覆するように、ＢＰＳＧ膜等からな
る層間絶縁膜（１８）を形成し、その層間絶縁膜（１
８）を選択的にエッチングしてゲート電極（１３）上に
コンタクト孔（１９）を形成する。このとき、上記のエ
ッチングストッパー膜（１７）があるので、コンタクト
孔（１９）がずれても、下地のゲート絶縁膜（１２）が
エッチングされることが防止される。
【００１５】なお、本実施例は、ゲート電極層上にコン
タクト孔を形成する場合について説明したが、本発明
は、Ａｌ配線層、高融点金属配線層上に形成するコンタ
クト孔（ビアホール）の形成に際しても同様に適用する
ことができる。
タクト孔を形成する場合について説明したが、本発明
は、Ａｌ配線層、高融点金属配線層上に形成するコンタ
クト孔（ビアホール）の形成に際しても同様に適用する
ことができる。
【００１６】
【発明の効果】以上説明したように、本発明によれば、
配線層の側壁にシリコン窒化膜からなるエッチングスト
ッパー膜を形成しているので、コンタクト孔がミスアラ
イメントによって配線層から一部分がはずれた場合であ
っても、下地の膜がエッチングされるのを防止でき、ず
れ余裕領域Δを従来に比して小さくした設計ルールを実
現することができる。
配線層の側壁にシリコン窒化膜からなるエッチングスト
ッパー膜を形成しているので、コンタクト孔がミスアラ
イメントによって配線層から一部分がはずれた場合であ
っても、下地の膜がエッチングされるのを防止でき、ず
れ余裕領域Δを従来に比して小さくした設計ルールを実
現することができる。
【図１】本発明の一実施例に係る半導体装置の製造方法
を示す第１の断面図である。
を示す第１の断面図である。
【図２】本発明の一実施例に係る半導体装置の製造方法
を示す第２の断面図である。
を示す第２の断面図である。
【図３】本発明の一実施例に係る半導体装置の製造方法
を示す第３の断面図である。
を示す第３の断面図である。
【図４】本発明の一実施例に係る半導体装置の製造方法
を示す第４の断面図である。
を示す第４の断面図である。
【図５】本発明の一実施例に係る半導体装置の製造方法
を示す第５の断面図である。
を示す第５の断面図である。
【図６】従来例に係る半導体装置の製造方法を示す第１
の断面図である。
の断面図である。
【図７】従来例に係る半導体装置の製造方法を示す第２
の断面図である。
の断面図である。
Claims (2)
- 【請求項１】 半導体基板上に形成した絶縁膜上に配線
層を形成する工程と、前記配線層をシリコン窒化膜及び
シリコン酸化膜の積層膜で被覆する工程と、前記シリコ
ン酸化膜を全面エッチングして前記シリコン窒化膜の段
差部分にシリコン酸化膜からなるスペーサ膜を形成する
工程と、前記スペーサ膜をマスクとして前記シリコン窒
素膜をエッチングして前記配線層の側壁にシリコン窒化
膜からなるエッチングストッパー膜を形成する工程と、
前記配線層を被覆する層間絶縁膜を形成する工程と、前
記配線層上の層間絶縁膜を選択的にエッチングしてコン
タクト孔を形成する工程とを有することを特徴とする半
導体装置の製造方法。 - 【請求項２】 半導体基板上にゲート絶縁膜を形成する
工程と、前記ゲート酸化膜上にゲート電極層を形成する
工程と、前記ゲート電極層をシリコン窒化膜及びシリコ
ン酸化膜の積層膜で被覆する工程と、前記シリコン酸化
膜をエッチバックして前記シリコン窒化膜の段差部分に
シリコン酸化膜からなるスペーサ膜を形成する工程と、
前記スペーサ膜をマスクとして前記シリコン窒素膜をエ
ッチングして前記ゲート電極層の側壁にシリコン窒化膜
からなるエッチングストッパー膜を形成する工程と、前
記ゲート電極層を被覆する層間絶縁膜を形成する工程
と、前記ゲート電極層上の層間絶縁膜を選択的にエッチ
ングしてコンタクト孔を形成する工程とを有することを
有し、前記コンタクト孔が前記ゲート電極層の端からず
れたときに前記エッチングストッパー膜により前記ゲー
ト絶縁膜のエッチングを防止したことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15476595A JPH097971A (ja) | 1995-06-21 | 1995-06-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15476595A JPH097971A (ja) | 1995-06-21 | 1995-06-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH097971A true JPH097971A (ja) | 1997-01-10 |
Family
ID=15591411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15476595A Pending JPH097971A (ja) | 1995-06-21 | 1995-06-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH097971A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100268807B1 (ko) * | 1997-12-29 | 2000-10-16 | 김영환 | 반도체소자의콘택형성방법 |
| US6812128B2 (en) | 2002-10-03 | 2004-11-02 | Oki Electric Industry Co., Ltd. | Method of manufacturing multilayer structured semiconductor device |
-
1995
- 1995-06-21 JP JP15476595A patent/JPH097971A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100268807B1 (ko) * | 1997-12-29 | 2000-10-16 | 김영환 | 반도체소자의콘택형성방법 |
| US6812128B2 (en) | 2002-10-03 | 2004-11-02 | Oki Electric Industry Co., Ltd. | Method of manufacturing multilayer structured semiconductor device |
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