JPH05343669A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH05343669A JPH05343669A JP14739292A JP14739292A JPH05343669A JP H05343669 A JPH05343669 A JP H05343669A JP 14739292 A JP14739292 A JP 14739292A JP 14739292 A JP14739292 A JP 14739292A JP H05343669 A JPH05343669 A JP H05343669A
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- semiconductor substrate
- etching
- layer
- semiconductor device
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Abstract
(57)【要約】
【目的】 本発明は、半導体基板に達する開口部の一部
がゲート電極上方に位置した場合にその開口部内に形成
される導電層とゲート電極とのショートを防止すること
により半導体装置の高集積化を図ることを目的とする。 【構成】 本発明では、上記目的を達成するために、ゲ
ート電極７とそのゲート電極７上に形成される上部絶縁
膜８とを覆うように耐エッチング層９０，１２０ａ，１
２０ｂを形成するとともに、その耐エッチング層をその
上に形成される層間絶縁膜１３に対してエッチング速度
比（選択比）が大きいとともに少なくともその表面に絶
縁膜（酸化ポリシリコン膜９，１２ａおよび１２ｂ）を
有するように構成する。
がゲート電極上方に位置した場合にその開口部内に形成
される導電層とゲート電極とのショートを防止すること
により半導体装置の高集積化を図ることを目的とする。 【構成】 本発明では、上記目的を達成するために、ゲ
ート電極７とそのゲート電極７上に形成される上部絶縁
膜８とを覆うように耐エッチング層９０，１２０ａ，１
２０ｂを形成するとともに、その耐エッチング層をその
上に形成される層間絶縁膜１３に対してエッチング速度
比（選択比）が大きいとともに少なくともその表面に絶
縁膜（酸化ポリシリコン膜９，１２ａおよび１２ｂ）を
有するように構成する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、特に、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉ
ｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを有
する半導体装置およびその製造方法に関する。
の製造方法に関し、特に、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉ
ｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを有
する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】従来、半導体素子の１つとして、ＭＯＳ
トランジスタが知られている。図１０は、従来のＭＯＳ
トランジスタを有する半導体装置を示した断面構造図で
ある。図１０を参照して、従来のＭＯＳトランジスタを
有する半導体装置は、半導体基板２０１と、半導体基板
の主表面上の所定領域にチャネル領域２２０を挟むよう
に所定の間隔を隔てて形成された不純物領域２０２およ
び２０４と、不純物領域２０２および２０４をそれぞれ
覆うように形成された不純物領域２０３および２０５
と、チャネル領域２２０上にＳｉＯ2 からなるゲート絶
縁膜２０６を介して形成されたゲート電極２０７と、ゲ
ート電極２０７の両側壁部分に形成されたＳｉＯ2 から
なるサイドウォール絶縁膜２０８と、全面を覆うように
形成され、不純物領域２０４上にコンタクトホール２０
９ａを有するＳｉＯ2 からなる層間絶縁膜２０９と、コ
ンタクトホール２０９ａ内で不純物領域２０４に電気的
に接続されるとともに層間絶縁膜２０９の表面上に沿っ
て形成された導電層２１０とを備えている。ゲート電極
２０７は、リンがドープされたポリシリコンによって形
成されている。不純物領域２０２、２０３および２０
４、２０５と、ゲート電極２０７とによって、ＭＯＳト
ランジスタが構成されている。
トランジスタが知られている。図１０は、従来のＭＯＳ
トランジスタを有する半導体装置を示した断面構造図で
ある。図１０を参照して、従来のＭＯＳトランジスタを
有する半導体装置は、半導体基板２０１と、半導体基板
の主表面上の所定領域にチャネル領域２２０を挟むよう
に所定の間隔を隔てて形成された不純物領域２０２およ
び２０４と、不純物領域２０２および２０４をそれぞれ
覆うように形成された不純物領域２０３および２０５
と、チャネル領域２２０上にＳｉＯ2 からなるゲート絶
縁膜２０６を介して形成されたゲート電極２０７と、ゲ
ート電極２０７の両側壁部分に形成されたＳｉＯ2 から
なるサイドウォール絶縁膜２０８と、全面を覆うように
形成され、不純物領域２０４上にコンタクトホール２０
９ａを有するＳｉＯ2 からなる層間絶縁膜２０９と、コ
ンタクトホール２０９ａ内で不純物領域２０４に電気的
に接続されるとともに層間絶縁膜２０９の表面上に沿っ
て形成された導電層２１０とを備えている。ゲート電極
２０７は、リンがドープされたポリシリコンによって形
成されている。不純物領域２０２、２０３および２０
４、２０５と、ゲート電極２０７とによって、ＭＯＳト
ランジスタが構成されている。
【０００３】図１１〜図１４は、図１０に示した従来の
ＭＯＳトランジスタを有する半導体装置の製造プロセス
（第１工程〜第４工程）を説明するための断面構造図で
ある。次に、図１０および図１１〜図１４を参照して、
従来の半導体装置の製造プロセスについて説明する。
ＭＯＳトランジスタを有する半導体装置の製造プロセス
（第１工程〜第４工程）を説明するための断面構造図で
ある。次に、図１０および図１１〜図１４を参照して、
従来の半導体装置の製造プロセスについて説明する。
【０００４】まず、図１１に示すように、Ｓｉからなる
半導体基板２０１上にＳｉＯ2 からなるゲート絶縁膜層
２０６ａを形成する。ゲート絶縁膜層２０６ａ上にリン
がドープされたポリシリコン層からなるゲート電極層２
０７ａを形成する。
半導体基板２０１上にＳｉＯ2 からなるゲート絶縁膜層
２０６ａを形成する。ゲート絶縁膜層２０６ａ上にリン
がドープされたポリシリコン層からなるゲート電極層２
０７ａを形成する。
【０００５】次に、図１２に示すように、ゲート電極層
２０７ａ（図１１参照）をパターニングすることによっ
てゲート電極２０７を形成する。ゲート電極２０７をマ
スクとして半導体基板２０１に不純物をイオン注入する
ことによって不純物領域２０３および２０５を形成す
る。ゲート電極２０７および半導体基板２０１を覆うよ
うにＣＶＤ法を用いてＳｉＯ2 からなる絶縁層２０８ａ
を形成する。
２０７ａ（図１１参照）をパターニングすることによっ
てゲート電極２０７を形成する。ゲート電極２０７をマ
スクとして半導体基板２０１に不純物をイオン注入する
ことによって不純物領域２０３および２０５を形成す
る。ゲート電極２０７および半導体基板２０１を覆うよ
うにＣＶＤ法を用いてＳｉＯ2 からなる絶縁層２０８ａ
を形成する。
【０００６】次に、図１３に示すように、全面を異方性
エッチングすることによって、ゲート電極２０７の両側
壁部分にＳｉＯ2 からなるサイドウォール絶縁膜２０８
を形成する。サイドウォール絶縁膜２０８およびゲート
電極２０７をマスクとして半導体基板２０１に不純物を
イオン注入することによって、不純物領域２０２および
２０４を形成する。
エッチングすることによって、ゲート電極２０７の両側
壁部分にＳｉＯ2 からなるサイドウォール絶縁膜２０８
を形成する。サイドウォール絶縁膜２０８およびゲート
電極２０７をマスクとして半導体基板２０１に不純物を
イオン注入することによって、不純物領域２０２および
２０４を形成する。
【０００７】次に、図１４に示すように、全面を覆うよ
うにＳｉＯ2 からなる層間絶縁膜２０９を形成する。
うにＳｉＯ2 からなる層間絶縁膜２０９を形成する。
【０００８】最後に、図１０に示したように、層間絶縁
膜２０９の不純物領域２０４の上方に位置する領域にエ
ッチング技術を用いてコンタクトホール２０９ａを形成
する。コンタクトホール２０９ａ内で不純物領域２０４
に電気的に接続するとともに層間絶縁膜２０９の表面に
沿うように導電層２１０を形成する。
膜２０９の不純物領域２０４の上方に位置する領域にエ
ッチング技術を用いてコンタクトホール２０９ａを形成
する。コンタクトホール２０９ａ内で不純物領域２０４
に電気的に接続するとともに層間絶縁膜２０９の表面に
沿うように導電層２１０を形成する。
【０００９】従来のＭＯＳトランジスタを有する半導体
装置は上記のように形成されていた。
装置は上記のように形成されていた。
【００１０】
【発明が解決しようとする課題】前述したように、従来
では、層間絶縁膜２０９の不純物領域２０４上に位置す
る領域に写真製版技術およびエッチング技術を用いてコ
ンタクトホール２０９ａを形成していた。そして、その
コンタクトホール２０９ａ内で導電層２１０と不純物領
域２０４とを電気的に接続していた。
では、層間絶縁膜２０９の不純物領域２０４上に位置す
る領域に写真製版技術およびエッチング技術を用いてコ
ンタクトホール２０９ａを形成していた。そして、その
コンタクトホール２０９ａ内で導電層２１０と不純物領
域２０４とを電気的に接続していた。
【００１１】ここで、コンタクトホール２０９ａを形成
する場合には、写真製版技術による位置合せずれ（アラ
イメントずれ）を考慮してゲート電極２０７の側壁から
コンタクトホール２０９ａまでの距離Ｌ（図１０参照）
にマージンをとる必要がある。すなわち、従来では、写
真製版技術の限界から図１０に示すＬとして０．２μｍ
の距離が最低限必要である。このように従来ではゲート
電極２０７とコンタクトホール２０９ａ間の距離Ｌにマ
ージンをとる必要があり、このため半導体装置の高集積
化に伴う素子の微細化の妨げとなっていた。
する場合には、写真製版技術による位置合せずれ（アラ
イメントずれ）を考慮してゲート電極２０７の側壁から
コンタクトホール２０９ａまでの距離Ｌ（図１０参照）
にマージンをとる必要がある。すなわち、従来では、写
真製版技術の限界から図１０に示すＬとして０．２μｍ
の距離が最低限必要である。このように従来ではゲート
電極２０７とコンタクトホール２０９ａ間の距離Ｌにマ
ージンをとる必要があり、このため半導体装置の高集積
化に伴う素子の微細化の妨げとなっていた。
【００１２】図１５は、図１０に示したコンタクトホー
ル２０９ａの形成時に、ゲート電極２０７とコンタクト
ホール２０９ａとの距離Ｌにマージンをとらなかった場
合の不都合を説明するための断面構造図である。図１５
を参照して、ゲート電極２０７とコンタクトホール２０
９ｂ間の距離のマージンをとらない場合には、このよう
にゲート電極２０７上にコンタクトホール２０９ｂの一
部が形成される場合がある。このようにゲート電極２０
７上にコンタクトホール２０９ｂの一部が形成される
と、コンタクトホール２０９ｂ内に形成される導電層２
１０がゲート電極２０７とショートしてしまうという問
題点があった。すなわち、コンタクトホール２０９ｂの
形成時のエッチングによってゲート電極２０７の表面が
露出される。この結果、導電層２１０をコンタクトホー
ル２０９ｂ内に形成した場合に、導電層２１０とゲート
電極２０７とがショートしてしまうという不都合が生じ
ていた。したがって、従来のＭＯＳトランジスタを有す
る半導体装置においては、ゲート電極２０７とコンタク
トホール２０９ｂとの距離にマージンをとることは必要
不可欠であり、このため、半導体装置の高集積化を図る
ことが困難であった。
ル２０９ａの形成時に、ゲート電極２０７とコンタクト
ホール２０９ａとの距離Ｌにマージンをとらなかった場
合の不都合を説明するための断面構造図である。図１５
を参照して、ゲート電極２０７とコンタクトホール２０
９ｂ間の距離のマージンをとらない場合には、このよう
にゲート電極２０７上にコンタクトホール２０９ｂの一
部が形成される場合がある。このようにゲート電極２０
７上にコンタクトホール２０９ｂの一部が形成される
と、コンタクトホール２０９ｂ内に形成される導電層２
１０がゲート電極２０７とショートしてしまうという問
題点があった。すなわち、コンタクトホール２０９ｂの
形成時のエッチングによってゲート電極２０７の表面が
露出される。この結果、導電層２１０をコンタクトホー
ル２０９ｂ内に形成した場合に、導電層２１０とゲート
電極２０７とがショートしてしまうという不都合が生じ
ていた。したがって、従来のＭＯＳトランジスタを有す
る半導体装置においては、ゲート電極２０７とコンタク
トホール２０９ｂとの距離にマージンをとることは必要
不可欠であり、このため、半導体装置の高集積化を図る
ことが困難であった。
【００１３】この発明は、上記のような課題を解決する
ためになされたものであり、請求項１に記載の発明の目
的は、半導体装置において、高集積化に適したＭＯＳト
ランジスタ構造を得ることである。
ためになされたものであり、請求項１に記載の発明の目
的は、半導体装置において、高集積化に適したＭＯＳト
ランジスタ構造を得ることである。
【００１４】請求項２に記載の発明の目的は、半導体装
置の製造方法において、ゲート電極の上方に開口部が形
成された場合にも、開口部内の不純物領域に接続される
導電層とゲート電極とがショートすることがない半導体
装置を容易に製造することである。
置の製造方法において、ゲート電極の上方に開口部が形
成された場合にも、開口部内の不純物領域に接続される
導電層とゲート電極とがショートすることがない半導体
装置を容易に製造することである。
【００１５】
【課題を解決するための手段】請求項１における半導体
装置は、主表面を有する半導体基板と、半導体基板の主
表面上の所定領域にゲート絶縁膜を介して形成されたゲ
ート電極と、ゲート電極の上部表面上に形成された第１
絶縁層と、第１絶縁層とゲート電極とを覆うように形成
された耐エッチング層と、半導体基板と耐エッチング層
とを覆うように形成され所定領域に開口部を有する第２
絶縁層とを備え、耐エッチング層は第２絶縁層に対する
エッチング速度比が高いとともに少なくともその表面に
絶縁層を有している。
装置は、主表面を有する半導体基板と、半導体基板の主
表面上の所定領域にゲート絶縁膜を介して形成されたゲ
ート電極と、ゲート電極の上部表面上に形成された第１
絶縁層と、第１絶縁層とゲート電極とを覆うように形成
された耐エッチング層と、半導体基板と耐エッチング層
とを覆うように形成され所定領域に開口部を有する第２
絶縁層とを備え、耐エッチング層は第２絶縁層に対する
エッチング速度比が高いとともに少なくともその表面に
絶縁層を有している。
【００１６】請求項２における半導体装置の製造方法
は、半導体基板の主表面上の所定領域にゲート絶縁膜を
介してゲート電極を形成する工程と、ゲート電極の上部
表面上に第１絶縁層を形成する工程と、ゲート電極と第
１絶縁層とを覆うように耐エッチング層を形成する工程
と、半導体基板と耐エッチング層とを覆うように第２絶
縁層を形成する工程と、第２絶縁層の所定領域にエッチ
ングにより半導体基板の表面に達する開口部を形成する
工程と、耐エッチング層と開口部内の半導体基板表面と
を酸化する工程と、開口部内の半導体基板の表面上に形
成された酸化膜をエッチングにより除去することにより
半導体基板の表面を露出させる工程と、開口部内の露出
された半導体基板上に導電層を形成する工程とを備え、
耐エッチング層は半導体基板よりも酸化速度が速くかつ
第２絶縁層に対するエッチング速度比が高い性質を有す
る。
は、半導体基板の主表面上の所定領域にゲート絶縁膜を
介してゲート電極を形成する工程と、ゲート電極の上部
表面上に第１絶縁層を形成する工程と、ゲート電極と第
１絶縁層とを覆うように耐エッチング層を形成する工程
と、半導体基板と耐エッチング層とを覆うように第２絶
縁層を形成する工程と、第２絶縁層の所定領域にエッチ
ングにより半導体基板の表面に達する開口部を形成する
工程と、耐エッチング層と開口部内の半導体基板表面と
を酸化する工程と、開口部内の半導体基板の表面上に形
成された酸化膜をエッチングにより除去することにより
半導体基板の表面を露出させる工程と、開口部内の露出
された半導体基板上に導電層を形成する工程とを備え、
耐エッチング層は半導体基板よりも酸化速度が速くかつ
第２絶縁層に対するエッチング速度比が高い性質を有す
る。
【００１７】
【作用】請求項１に係る半導体装置では、ゲート電極と
そのゲート電極の上部表面上に形成された第１絶縁層と
を覆うように耐エッチング層が形成され、その耐エッチ
ング層が耐エッチング層上に形成される第２絶縁層に対
するエッチング速度比が高いとともに少なくともその表
面に絶縁層を有するように構成されるので、第２絶縁層
にエッチングを用いて開口部が形成される際にその開口
部がゲート電極の上方に位置したとしてもゲート電極の
上方に位置する耐エッチング層がエッチングストッパと
なりゲート電極の表面が露出されるのが防止される。ま
た、その開口部内に導電層を形成する場合に、耐エッチ
ング層の表面には絶縁層が形成されているので、耐エッ
チング層と導電層とは電気的に絶縁される。これによ
り、耐エッチング層によって覆われるゲート電極と導電
層とも電気的に絶縁される。
そのゲート電極の上部表面上に形成された第１絶縁層と
を覆うように耐エッチング層が形成され、その耐エッチ
ング層が耐エッチング層上に形成される第２絶縁層に対
するエッチング速度比が高いとともに少なくともその表
面に絶縁層を有するように構成されるので、第２絶縁層
にエッチングを用いて開口部が形成される際にその開口
部がゲート電極の上方に位置したとしてもゲート電極の
上方に位置する耐エッチング層がエッチングストッパと
なりゲート電極の表面が露出されるのが防止される。ま
た、その開口部内に導電層を形成する場合に、耐エッチ
ング層の表面には絶縁層が形成されているので、耐エッ
チング層と導電層とは電気的に絶縁される。これによ
り、耐エッチング層によって覆われるゲート電極と導電
層とも電気的に絶縁される。
【００１８】請求項２に係る半導体装置の製造方法で
は、ゲート電極とそのゲート電極上に形成される第１絶
縁層とを覆うように耐エッチング層が形成され、その耐
エッチング層が半導体基板よりも酸化速度が速くかつ第
２絶縁層に対するエッチング速度比が高い性質を有する
ので、その耐エッチング層上に形成される第２絶縁層に
エッチングにより開口部を形成する際に、その開口部が
ゲート電極の上方に位置したとしても耐エッチング層に
よってゲート電極表面が露出されるのが防止される。ま
た、開口部を形成した後耐エッチング層と開口部内の半
導体基板表面とが酸化され、その酸化される際に耐エッ
チング層は半導体基板表面よりも酸化されやすく耐エッ
チング層上に形成される酸化膜の厚みが半導体基板表面
に形成される酸化膜の厚みよりも厚くなるので、開口部
内の半導体基板の表面上に形成された酸化膜をエッチン
グにより除去する際に耐エッチング層の表面上の酸化膜
は所定量残余されるので、その後のプロセスにおいて開
口部内に導電層が形成されたとしても耐エッチング層と
その導電層とは電気的に絶縁された状態となる。これに
より、その耐エッチング層によって覆われるゲート電極
と導電層とも電気的に絶縁された状態となる。
は、ゲート電極とそのゲート電極上に形成される第１絶
縁層とを覆うように耐エッチング層が形成され、その耐
エッチング層が半導体基板よりも酸化速度が速くかつ第
２絶縁層に対するエッチング速度比が高い性質を有する
ので、その耐エッチング層上に形成される第２絶縁層に
エッチングにより開口部を形成する際に、その開口部が
ゲート電極の上方に位置したとしても耐エッチング層に
よってゲート電極表面が露出されるのが防止される。ま
た、開口部を形成した後耐エッチング層と開口部内の半
導体基板表面とが酸化され、その酸化される際に耐エッ
チング層は半導体基板表面よりも酸化されやすく耐エッ
チング層上に形成される酸化膜の厚みが半導体基板表面
に形成される酸化膜の厚みよりも厚くなるので、開口部
内の半導体基板の表面上に形成された酸化膜をエッチン
グにより除去する際に耐エッチング層の表面上の酸化膜
は所定量残余されるので、その後のプロセスにおいて開
口部内に導電層が形成されたとしても耐エッチング層と
その導電層とは電気的に絶縁された状態となる。これに
より、その耐エッチング層によって覆われるゲート電極
と導電層とも電気的に絶縁された状態となる。
【００１９】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００２０】図１は、本発明の一実施例を示したＭＯＳ
トランジスタを有する半導体装置の断面構造図である。
図１を参照して、本実施例の半導体装置は、Ｓｉからな
る半導体基板１と、半導体基板１の主表面上の所定領域
にチャネル領域２０を挟むように所定の間隔を隔てて形
成された不純物領域２および４と、不純物領域２および
４をそれぞれ覆うように形成された不純物領域３および
５と、チャネル領域２０上にゲート絶縁膜６を介して形
成されたリンがドープされたポリシリコンからなるゲー
ト電極７と、ゲート電極７上に形成されたＳｉＯ2 また
はＳｉＮからなる上部絶縁膜８と、上部絶縁膜８上に形
成された上部ポリシリコン膜９０と、上部ポリシリコン
膜９０上に形成された酸化ポリシリコン膜９と、ゲート
電極７、上部絶縁膜８、酸化ポリシリコン９およびゲー
ト絶縁膜６上に形成された酸化防止のためのシリコン窒
化膜（ＳｉＮ）１０と、シリコン窒化膜１０上に形成さ
れたシリコン酸化膜（ＳｉＯ2 ）１１と、ゲート電極
７、上部絶縁膜８および酸化ポリシリコン膜１０の両側
壁部分にシリコン窒化膜１０およびシリコン酸化膜１１
を介して形成されたサイドウォールポリシリコン膜１２
０ａおよび１２０ｂと、サイドウォールポリシリコン膜
１２０ａおよび１２０ｂ上に形成された酸化ポリシリコ
ン膜１２ａおよび１２ｂと、全面を覆うように形成さ
れ、不純物領域４およびゲート電極７の上方にコンタク
トホール１３ａを有する層間絶縁膜１３と、コンタクト
ホール１３ａ内で不純物領域４に電気的に接続されると
ともに酸化ポリシリコン膜１２ｂおよび９の上に沿って
形成された導電層１４とを備えている。不純物領域２、
３および４、５と、ゲート電極７とによって、ＭＯＳト
ランジスタが構成されている。
トランジスタを有する半導体装置の断面構造図である。
図１を参照して、本実施例の半導体装置は、Ｓｉからな
る半導体基板１と、半導体基板１の主表面上の所定領域
にチャネル領域２０を挟むように所定の間隔を隔てて形
成された不純物領域２および４と、不純物領域２および
４をそれぞれ覆うように形成された不純物領域３および
５と、チャネル領域２０上にゲート絶縁膜６を介して形
成されたリンがドープされたポリシリコンからなるゲー
ト電極７と、ゲート電極７上に形成されたＳｉＯ2 また
はＳｉＮからなる上部絶縁膜８と、上部絶縁膜８上に形
成された上部ポリシリコン膜９０と、上部ポリシリコン
膜９０上に形成された酸化ポリシリコン膜９と、ゲート
電極７、上部絶縁膜８、酸化ポリシリコン９およびゲー
ト絶縁膜６上に形成された酸化防止のためのシリコン窒
化膜（ＳｉＮ）１０と、シリコン窒化膜１０上に形成さ
れたシリコン酸化膜（ＳｉＯ2 ）１１と、ゲート電極
７、上部絶縁膜８および酸化ポリシリコン膜１０の両側
壁部分にシリコン窒化膜１０およびシリコン酸化膜１１
を介して形成されたサイドウォールポリシリコン膜１２
０ａおよび１２０ｂと、サイドウォールポリシリコン膜
１２０ａおよび１２０ｂ上に形成された酸化ポリシリコ
ン膜１２ａおよび１２ｂと、全面を覆うように形成さ
れ、不純物領域４およびゲート電極７の上方にコンタク
トホール１３ａを有する層間絶縁膜１３と、コンタクト
ホール１３ａ内で不純物領域４に電気的に接続されると
ともに酸化ポリシリコン膜１２ｂおよび９の上に沿って
形成された導電層１４とを備えている。不純物領域２、
３および４、５と、ゲート電極７とによって、ＭＯＳト
ランジスタが構成されている。
【００２１】このように、本実施例では、ゲート電極７
と上部絶縁膜８とを覆うようにサイドウォールポリシリ
コン膜１２０ａ，１２０ｂと上部ポリシリコン膜９０と
を形成し、さらにそれらの表面上に酸化ポリシリコン膜
９、１２ａおよび１２ｂを形成する。これにより、以下
に述べる製造プロセスにおいて、ゲート電極７の表面が
露出されてゲート電極７と導電層１４とがショートされ
るのが有効に防止される。したがって、ゲート電極７の
上方にコンタクトホール１３ａを形成しても従来のよう
な不都合がなく、ゲート電極７とコンタクトホール１３
ａとの距離のマージンをとる必要もない。この結果、素
子の微細化が可能となり、半導体装置の高集積化に適し
たＭＯＳトランジスタを有する半導体装置が得られる。
なお、上部ポリシリコン膜９０，およびサイドウォール
ポリシリコン膜１２０ａ，１２０ｂは、層間絶縁膜（Ｓ
ｉＯ2 ）１３に対して選択比（エッチング速度比）が高
いとともに最終的に素子が完成されたときに少なくとも
その表面に絶縁層を有するものであれば他の材料であっ
てもよい。たとえば、ＷＯ、Ａｌ2 Ｏ3 、ＣｒＯ、Ｔａ
2 Ｏ5 およびＴｉＯなどが考えられる。
と上部絶縁膜８とを覆うようにサイドウォールポリシリ
コン膜１２０ａ，１２０ｂと上部ポリシリコン膜９０と
を形成し、さらにそれらの表面上に酸化ポリシリコン膜
９、１２ａおよび１２ｂを形成する。これにより、以下
に述べる製造プロセスにおいて、ゲート電極７の表面が
露出されてゲート電極７と導電層１４とがショートされ
るのが有効に防止される。したがって、ゲート電極７の
上方にコンタクトホール１３ａを形成しても従来のよう
な不都合がなく、ゲート電極７とコンタクトホール１３
ａとの距離のマージンをとる必要もない。この結果、素
子の微細化が可能となり、半導体装置の高集積化に適し
たＭＯＳトランジスタを有する半導体装置が得られる。
なお、上部ポリシリコン膜９０，およびサイドウォール
ポリシリコン膜１２０ａ，１２０ｂは、層間絶縁膜（Ｓ
ｉＯ2 ）１３に対して選択比（エッチング速度比）が高
いとともに最終的に素子が完成されたときに少なくとも
その表面に絶縁層を有するものであれば他の材料であっ
てもよい。たとえば、ＷＯ、Ａｌ2 Ｏ3 、ＣｒＯ、Ｔａ
2 Ｏ5 およびＴｉＯなどが考えられる。
【００２２】図２〜図９は、図１に示した本実施例の半
導体装置の製造プロセス（第１工程〜第８工程）を説明
するための断面構造図である。次に、図１および図２〜
図９を参照して、本実施例の半導体装置の製造プロセス
について説明する。
導体装置の製造プロセス（第１工程〜第８工程）を説明
するための断面構造図である。次に、図１および図２〜
図９を参照して、本実施例の半導体装置の製造プロセス
について説明する。
【００２３】まず、図２に示すように、Ｓｉからなる半
導体基板１上にＳｉＯ2 からなるゲート絶縁膜層６ａを
形成する。ゲート絶縁膜層６ａ上にリンがドープされた
ポリシリコンからなるゲート電極層７ａをＣＶＤ法を用
いて形成する。ゲート電極層７ａ上にＳｉＯ2 からなる
上部絶縁膜層８ａをＣＶＤ法を用いて形成する。上部絶
縁膜層８ａ上にＣＶＤ法を用いてリンがドープされたポ
リシリコン層９０ａを５００〜２５００Åの厚みで形成
する。
導体基板１上にＳｉＯ2 からなるゲート絶縁膜層６ａを
形成する。ゲート絶縁膜層６ａ上にリンがドープされた
ポリシリコンからなるゲート電極層７ａをＣＶＤ法を用
いて形成する。ゲート電極層７ａ上にＳｉＯ2 からなる
上部絶縁膜層８ａをＣＶＤ法を用いて形成する。上部絶
縁膜層８ａ上にＣＶＤ法を用いてリンがドープされたポ
リシリコン層９０ａを５００〜２５００Åの厚みで形成
する。
【００２４】次に、図３に示すように、写真製版技術と
エッチング技術を用いてゲート電極層７ａ、上部絶縁膜
層８ａおよびポリシリコン層９０ａをパターニングする
ことによって、ゲート電極７、上部絶縁膜８および上部
ポリシリコン膜９０を形成する。ゲート電極７、上部絶
縁膜８および上部ポリシリコン膜９０をマスクとして半
導体基板１に不純物をイオン注入することによって不純
物領域２および４を形成する。
エッチング技術を用いてゲート電極層７ａ、上部絶縁膜
層８ａおよびポリシリコン層９０ａをパターニングする
ことによって、ゲート電極７、上部絶縁膜８および上部
ポリシリコン膜９０を形成する。ゲート電極７、上部絶
縁膜８および上部ポリシリコン膜９０をマスクとして半
導体基板１に不純物をイオン注入することによって不純
物領域２および４を形成する。
【００２５】次に、図４に示すように、全面を覆うよう
にシリコン窒化膜（ＳｉＮ）１０を形成する。シリコン
窒化膜１０を覆うようにシリコン酸化膜（ＳｉＯ2 ）１
１を形成する。
にシリコン窒化膜（ＳｉＮ）１０を形成する。シリコン
窒化膜１０を覆うようにシリコン酸化膜（ＳｉＯ2 ）１
１を形成する。
【００２６】次に、図５に示すように、シリコン酸化膜
１１を覆うようにＣＶＤ法を用いてリンがドープされた
ポリシリコン層１２０を５００〜２５００Åの厚みで形
成する。
１１を覆うようにＣＶＤ法を用いてリンがドープされた
ポリシリコン層１２０を５００〜２５００Åの厚みで形
成する。
【００２７】次に、図６に示すように、ポリシリコン層
１２０（図５参照）を全面異方性エッチングすることに
よって、サイドウォールポリシリコン膜１２０ａ，およ
び１２０ｂを形成する。サイドウォールポリシリコン膜
１２０ａ，１２０ｂおよび上部ポリシリコン膜９０をマ
スクとして半導体基板１に不純物をイオン注入すること
によって不純物領域２および４を形成する。全面を覆う
ようにＳｉＯ2 からなる層間絶縁膜１３を形成する。
１２０（図５参照）を全面異方性エッチングすることに
よって、サイドウォールポリシリコン膜１２０ａ，およ
び１２０ｂを形成する。サイドウォールポリシリコン膜
１２０ａ，１２０ｂおよび上部ポリシリコン膜９０をマ
スクとして半導体基板１に不純物をイオン注入すること
によって不純物領域２および４を形成する。全面を覆う
ようにＳｉＯ2 からなる層間絶縁膜１３を形成する。
【００２８】次に、図７に示すように、たとえば不純物
領域４およびゲート電極７の上方にコンタクトホール１
３ａを形成する場合を考える。この場合に、写真製版技
術とエッチング技術とを用いて層間絶縁膜１３にコンタ
クトホール１３ａを形成する。このコンタクトホール１
３ａの形成時のエッチングによって、上部ポリシリコン
膜９０、サイドウォールポリシリコン膜１２０ｂ、シリ
コン窒化膜１０およびシリコン酸化膜１１の所定量が削
られる。しかし、上部ポリシリコン膜９０およびサイド
ウォールポリシリコン膜１２０ｂは、層間絶縁膜（Ｓｉ
Ｏ2 ）１３に対して選択比（エッチング速度比）が２０
〜５０倍高いため、コンタクトホール１３ａが完全に開
口された後も所定量残存している。
領域４およびゲート電極７の上方にコンタクトホール１
３ａを形成する場合を考える。この場合に、写真製版技
術とエッチング技術とを用いて層間絶縁膜１３にコンタ
クトホール１３ａを形成する。このコンタクトホール１
３ａの形成時のエッチングによって、上部ポリシリコン
膜９０、サイドウォールポリシリコン膜１２０ｂ、シリ
コン窒化膜１０およびシリコン酸化膜１１の所定量が削
られる。しかし、上部ポリシリコン膜９０およびサイド
ウォールポリシリコン膜１２０ｂは、層間絶縁膜（Ｓｉ
Ｏ2 ）１３に対して選択比（エッチング速度比）が２０
〜５０倍高いため、コンタクトホール１３ａが完全に開
口された後も所定量残存している。
【００２９】次に、図８に示すように、上部ポリシリコ
ン膜９０およびサイドウォールポリシリコン膜１２０
ａ，１２０ｂ（図７参照）を熱酸化する。これにより、
酸化ポリシリコン膜９，１２ａおよび１２ｂを形成す
る。この酸化ポリシリコン膜９，１２ａおよび１２ｂの
形成時に、コンタクトホール１３ａ内の不純物領域４の
表面にも酸化膜１５が形成される。なお、上部ポリシリ
コン膜９０、サイドウォールポリシリコン膜１２０ａ，
１２０ｂの酸化速度は不純物領域４の酸化速度の５〜１
０倍である。
ン膜９０およびサイドウォールポリシリコン膜１２０
ａ，１２０ｂ（図７参照）を熱酸化する。これにより、
酸化ポリシリコン膜９，１２ａおよび１２ｂを形成す
る。この酸化ポリシリコン膜９，１２ａおよび１２ｂの
形成時に、コンタクトホール１３ａ内の不純物領域４の
表面にも酸化膜１５が形成される。なお、上部ポリシリ
コン膜９０、サイドウォールポリシリコン膜１２０ａ，
１２０ｂの酸化速度は不純物領域４の酸化速度の５〜１
０倍である。
【００３０】なお、図７から図８に示した工程におい
て、ポリシリコン膜９０および１２０の一部を酸化ポリ
シリコン膜９、１２ａおよび１２ｂに変換したが、その
酸化ポリシリコン膜９，１２ａおよび１２ｂの厚みは、
以下のように設定する。すなわち、図８から図９に示し
た工程において不純物領域４上の酸化膜１５をエッチン
グにより除去する際に、酸化ポリシリコン膜９および１
２ｂも削られるが、そのエッチング工程が終了した後に
おいて、残余する酸化ポリシリコン膜９および１２ｂが
最終的に導電層１４とゲート電極７との絶縁を図るため
に十分な膜厚であればよい。具体的には、図８に示した
不純物領域４上の酸化膜１５の厚みが２００Å程度であ
る場合、酸化ポリシリコン膜９および１２ｂの厚みは１
０００〜１５００Å程度であればよい。
て、ポリシリコン膜９０および１２０の一部を酸化ポリ
シリコン膜９、１２ａおよび１２ｂに変換したが、その
酸化ポリシリコン膜９，１２ａおよび１２ｂの厚みは、
以下のように設定する。すなわち、図８から図９に示し
た工程において不純物領域４上の酸化膜１５をエッチン
グにより除去する際に、酸化ポリシリコン膜９および１
２ｂも削られるが、そのエッチング工程が終了した後に
おいて、残余する酸化ポリシリコン膜９および１２ｂが
最終的に導電層１４とゲート電極７との絶縁を図るため
に十分な膜厚であればよい。具体的には、図８に示した
不純物領域４上の酸化膜１５の厚みが２００Å程度であ
る場合、酸化ポリシリコン膜９および１２ｂの厚みは１
０００〜１５００Å程度であればよい。
【００３１】次に、図９に示すように、コンタクトホー
ル１３ａ内の不純物領域４上に形成された酸化膜１５
（図８参照）をエッチングにより除去する。この酸化膜
１５のエッチングによってコンタクトホール１３ａ内の
酸化ポリシリコン膜９および１２ｂも所定量削られる。
しかし、酸化ポリシリコン膜９および１２ｂはその厚み
が十分に厚いため、完全に削られることはない。
ル１３ａ内の不純物領域４上に形成された酸化膜１５
（図８参照）をエッチングにより除去する。この酸化膜
１５のエッチングによってコンタクトホール１３ａ内の
酸化ポリシリコン膜９および１２ｂも所定量削られる。
しかし、酸化ポリシリコン膜９および１２ｂはその厚み
が十分に厚いため、完全に削られることはない。
【００３２】最後に、図１に示したように、コンタクト
ホール１３ａ内で不純物領域４に電気的に接続するとと
もに酸化ポリシリコン膜１２ｂおよび９の表面ならびに
層間絶縁膜１３の表面上に沿って延びる導電層１４を形
成する。ここで、ゲート電極７は、酸化ポリシリコン膜
９、１２ａおよび１２ｂによって覆われているため、ゲ
ート電極７と導電層１４とがショートすることはない。
ホール１３ａ内で不純物領域４に電気的に接続するとと
もに酸化ポリシリコン膜１２ｂおよび９の表面ならびに
層間絶縁膜１３の表面上に沿って延びる導電層１４を形
成する。ここで、ゲート電極７は、酸化ポリシリコン膜
９、１２ａおよび１２ｂによって覆われているため、ゲ
ート電極７と導電層１４とがショートすることはない。
【００３３】
【発明の効果】請求項１に係る発明によれば、ゲート電
極とそのゲート電極上に形成される第１絶縁層とを覆う
ように耐エッチング層を形成し、その耐エッチング層を
耐エッチング層上に形成される第２絶縁層に対してエッ
チング速度比が高いとともに少なくともその表面に絶縁
層を有するように形成することにより、たとえば第２絶
縁層のうちのゲート電極の上方に位置する領域に開口部
の一部が形成されたとしても、開口部形成時のエッチン
グの際に耐エッチング層がエッチングストッパとなるの
で、ゲート電極表面が露出されることはない。また、耐
エッチング層の少なくとも表面に絶縁層が形成されてい
るので、開口部内に導電層を形成したとしても、その導
電層と耐エッチング層との絶縁が達成され、その結果ゲ
ート電極と導電層との絶縁も図ることができる。これに
より、ゲート電極上方に開口部の一部がかかったとして
も不都合はなく、従来のようにゲート電極と開口部との
距離のマージンをとる必要がない。この結果、高集積化
に適した半導体装置を得ることができる。
極とそのゲート電極上に形成される第１絶縁層とを覆う
ように耐エッチング層を形成し、その耐エッチング層を
耐エッチング層上に形成される第２絶縁層に対してエッ
チング速度比が高いとともに少なくともその表面に絶縁
層を有するように形成することにより、たとえば第２絶
縁層のうちのゲート電極の上方に位置する領域に開口部
の一部が形成されたとしても、開口部形成時のエッチン
グの際に耐エッチング層がエッチングストッパとなるの
で、ゲート電極表面が露出されることはない。また、耐
エッチング層の少なくとも表面に絶縁層が形成されてい
るので、開口部内に導電層を形成したとしても、その導
電層と耐エッチング層との絶縁が達成され、その結果ゲ
ート電極と導電層との絶縁も図ることができる。これに
より、ゲート電極上方に開口部の一部がかかったとして
も不都合はなく、従来のようにゲート電極と開口部との
距離のマージンをとる必要がない。この結果、高集積化
に適した半導体装置を得ることができる。
【００３４】請求項２に係る発明では、半導体基板の主
表面上の所定領域にゲート絶縁膜を介してゲート電極を
形成し、ゲート電極の上部表面上に第１絶縁層を形成
し、ゲート電極と第１絶縁層とを覆うように耐エッチン
グ層を形成し、半導体基板と耐エッチング層とを覆うよ
うに第２絶縁層を形成し、第２絶縁層の所定領域にエッ
チングにより半導体基板の表面に達する開口部を形成
し、耐エッチング層と開口部内の半導体基板表面とを酸
化し、開口部内の半導体基板の表面上に形成された酸化
膜をエッチングにより除去することにより半導体基板の
表面を露出させ、開口部内の半導体基板上に導電層を形
成し、さらに上記耐エッチング層を半導体基板よりも酸
化速度が速くかつ第２絶縁層に対するエッチング速度比
が高い性質を有するように構成することにより、たとえ
ば開口部の一部がゲート電極の上方に位置したとして
も、開口部形成時のエッチングはゲート電極上方では耐
エッチング層によって阻止されるので、ゲート電極の表
面が露出されることはない。また、耐エッチング層およ
び半導体基板表面を酸化する工程において耐エッチング
層は半導体基板よりも酸化速度が早いので、耐エッチン
グ層に形成される酸化膜の厚みが半導体基板上に形成さ
れる酸化膜の厚みよりも厚く、半導体基板表面の酸化膜
のエッチングの後にも耐エッチング層の表面には酸化膜
が残余するので、開口部内に形成される導電層と耐エッ
チング層とを絶縁することができ、この結果、ゲート電
極と導電層との絶縁も図ることができる。これにより、
開口部の一部がゲート電極の上方に形成されたとしても
不都合はない。したがって、従来のようにゲート電極と
開口部との間の距離にマージンをとる必要がなく、容易
に集積化に適した半導体装置を製造することができる。
表面上の所定領域にゲート絶縁膜を介してゲート電極を
形成し、ゲート電極の上部表面上に第１絶縁層を形成
し、ゲート電極と第１絶縁層とを覆うように耐エッチン
グ層を形成し、半導体基板と耐エッチング層とを覆うよ
うに第２絶縁層を形成し、第２絶縁層の所定領域にエッ
チングにより半導体基板の表面に達する開口部を形成
し、耐エッチング層と開口部内の半導体基板表面とを酸
化し、開口部内の半導体基板の表面上に形成された酸化
膜をエッチングにより除去することにより半導体基板の
表面を露出させ、開口部内の半導体基板上に導電層を形
成し、さらに上記耐エッチング層を半導体基板よりも酸
化速度が速くかつ第２絶縁層に対するエッチング速度比
が高い性質を有するように構成することにより、たとえ
ば開口部の一部がゲート電極の上方に位置したとして
も、開口部形成時のエッチングはゲート電極上方では耐
エッチング層によって阻止されるので、ゲート電極の表
面が露出されることはない。また、耐エッチング層およ
び半導体基板表面を酸化する工程において耐エッチング
層は半導体基板よりも酸化速度が早いので、耐エッチン
グ層に形成される酸化膜の厚みが半導体基板上に形成さ
れる酸化膜の厚みよりも厚く、半導体基板表面の酸化膜
のエッチングの後にも耐エッチング層の表面には酸化膜
が残余するので、開口部内に形成される導電層と耐エッ
チング層とを絶縁することができ、この結果、ゲート電
極と導電層との絶縁も図ることができる。これにより、
開口部の一部がゲート電極の上方に形成されたとしても
不都合はない。したがって、従来のようにゲート電極と
開口部との間の距離にマージンをとる必要がなく、容易
に集積化に適した半導体装置を製造することができる。
【図１】本発明の一実施例によるＭＯＳトランジスタを
備えた半導体装置を示した断面構造図である。
備えた半導体装置を示した断面構造図である。
【図２】図１に示した半導体装置の製造プロセスの第１
工程を説明するための断面構造図である。
工程を説明するための断面構造図である。
【図３】図１に示した半導体装置の製造プロセスの第２
工程を説明するための断面構造図である。
工程を説明するための断面構造図である。
【図４】図１に示した半導体装置の製造プロセスの第３
工程を説明するための断面構造図である。
工程を説明するための断面構造図である。
【図５】図１に示した半導体装置の製造プロセスの第４
工程を説明するための断面構造図である。
工程を説明するための断面構造図である。
【図６】図１に示した半導体装置の製造プロセスの第５
工程を説明するための断面構造図である。
工程を説明するための断面構造図である。
【図７】図１に示した半導体装置の製造プロセスの第６
工程を説明するための断面構造図である。
工程を説明するための断面構造図である。
【図８】図１に示した半導体装置の製造プロセスの第７
工程を説明するための断面構造図である。
工程を説明するための断面構造図である。
【図９】図１に示した半導体装置の製造プロセスの第８
工程を説明するための断面構造図である。
工程を説明するための断面構造図である。
【図１０】従来のＭＯＳトランジスタを備えた半導体装
置を示した断面構造図である。
置を示した断面構造図である。
【図１１】図１０に示した従来の半導体装置の製造プロ
セスの第１の工程を説明するための断面構造図である。
セスの第１の工程を説明するための断面構造図である。
【図１２】図１０に示した従来の半導体装置の製造プロ
セスの第２の工程を説明するための断面構造図である。
セスの第２の工程を説明するための断面構造図である。
【図１３】図１０に示した従来の半導体装置の製造プロ
セスの第３の工程を説明するための断面構造図である。
セスの第３の工程を説明するための断面構造図である。
【図１４】図１０に示した従来の半導体装置の製造プロ
セスの第４の工程を説明するための断面構造図である。
セスの第４の工程を説明するための断面構造図である。
【図１５】図１０に示した従来の半導体装置において、
ゲート電極とコンタクトホールとの距離にマージンをと
らなかった場合の問題点を説明するための断面構造図で
ある。
ゲート電極とコンタクトホールとの距離にマージンをと
らなかった場合の問題点を説明するための断面構造図で
ある。
１：半導体基板 ２：不純物領域 ３：不純物領域 ４：不純物領域 ５：不純物領域 ６：ゲート絶縁膜 ７：ゲート電極 ８：上部絶縁膜 ９：酸化ポリシリコン膜 １０：シリコン窒化膜（ＳｉＮ） １１：シリコン酸化膜（ＳｉＯ2 ） １２ａ，１２ｂ：酸化ポリシリコン膜 １３：層間絶縁膜（ＳｉＯ2 ） １３ａ：コンタクトホール １４：導電層 ２０：チャネル領域 なお、各図中、同一符号は同一または相当部分を示す。
Claims (2)
- 【請求項１】 主表面を有する半導体基板と、 前記半導体基板の主表面上の所定領域にゲート絶縁膜を
介して形成されたゲート電極と、 前記ゲート電極の上部表面上に形成された第１絶縁層
と、 前記第１絶縁層と前記ゲート電極とを覆うように形成さ
れた耐エッチング層と、 前記半導体基板と前記耐エッチング層とを覆うように形
成され、所定領域に開口部を有する第２絶縁層とを備
え、 前記耐エッチング層は、前記第２絶縁層に対するエッチ
ング速度比が高いとともに、少なくともその表面に絶縁
層を有する、半導体装置。 - 【請求項２】 半導体基板の主表面上の所定領域にゲー
ト絶縁膜を介してゲート電極を形成する工程と、 前記ゲート電極の上部表面上に第１絶縁層を形成する工
程と、 前記ゲート電極と前記第１絶縁層とを覆うように耐エッ
チング層を形成する工程と、 前記半導体基板と耐エッチング層とを覆うように第２絶
縁層を形成する工程と、 前記第２絶縁層の所定領域にエッチングより前記半導体
基板の表面に達する開口部を形成する工程と、 前記耐エッチング層と前記開口部内の半導体基板表面と
を酸化する工程と、 前記開口部内の半導体基板の表面上に形成された酸化膜
をエッチングにより除去することにより前記半導体基板
の表面を露出させる工程と、 前記開口部内の前記露出された半導体基板上に導電層を
形成する工程とを備え、 前記耐エッチング層は、前記半導体基板よりも酸化速度
が速くかつ前記第２の絶縁層に対するエッチング速度比
が高い、半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14739292A JPH05343669A (ja) | 1992-06-08 | 1992-06-08 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14739292A JPH05343669A (ja) | 1992-06-08 | 1992-06-08 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05343669A true JPH05343669A (ja) | 1993-12-24 |
Family
ID=15429232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14739292A Withdrawn JPH05343669A (ja) | 1992-06-08 | 1992-06-08 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05343669A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5998847A (en) * | 1998-08-11 | 1999-12-07 | International Business Machines Corporation | Low voltage active body semiconductor device |
| US8247851B2 (en) | 2008-03-24 | 2012-08-21 | Renesas Electronics Corporation | Method of manufacturing semiconductor device for providing improved isolation between contact and cell gate electrode |
| US20130168749A1 (en) * | 2011-04-28 | 2013-07-04 | International Business Machines Corporation | Borderless contact structure employing dual etch stop layers |
-
1992
- 1992-06-08 JP JP14739292A patent/JPH05343669A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5998847A (en) * | 1998-08-11 | 1999-12-07 | International Business Machines Corporation | Low voltage active body semiconductor device |
| US6136655A (en) * | 1998-08-11 | 2000-10-24 | International Business Machines Corporation | Method of making low voltage active body semiconductor device |
| US8247851B2 (en) | 2008-03-24 | 2012-08-21 | Renesas Electronics Corporation | Method of manufacturing semiconductor device for providing improved isolation between contact and cell gate electrode |
| US20130168749A1 (en) * | 2011-04-28 | 2013-07-04 | International Business Machines Corporation | Borderless contact structure employing dual etch stop layers |
| US8765585B2 (en) | 2011-04-28 | 2014-07-01 | International Business Machines Corporation | Method of forming a borderless contact structure employing dual etch stop layers |
| US8796783B2 (en) * | 2011-04-28 | 2014-08-05 | International Business Machines Corporation | Borderless contact structure employing dual etch stop layers |
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