JPH07254572A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 微細な配線間のコンタクトホール開口工程を
経ても、半導体基板上に薄い酸化膜を介して形成した配
線とその上に形成した他の配線との間や、配線（ゲート
電極）と半導体基板表面の拡散領域（ソース電極）との
間にショートが発生することのない半導体装置の製造方
法を提供することを目的とする。 【構成】 本発明では、半導体基板上に薄い酸化膜を介
して形成された隣接する２つの配線層の上に絶縁膜を形
成する工程と、その上に前記絶縁膜および酸化膜のエッ
チングに対する耐性を有する材料からなるマスク層を形
成する工程と、セルフアラインによって前記配線層間の
底部のみ前記マスク層、前記絶縁膜および前記薄い酸化
膜を異方性エッチングしてコンタクトホールを形成する
工程とを有することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置に係わり、
近接する微細な配線間又はコンタクト穴にセルフアライ
ンでコンタクト底部を開口した半導体装置の製造方法に
関する。

【０００２】

【従来の技術】近年、半導体装置は高集積化の一途を辿
っており、微細な半導体記憶装置の開発が盛んである。
中でも、ＤＲＡＭの高集積化は著しく、メモリセルを構
成するＭＯＳトランジスタと容量素子を小さな面積の中
に形成するために、コンタクトを側壁に縦型に形成する
方法でコンタクトの占有面積を減少させる方法が一般的
に広く使われている。

【０００３】ここで、コンタクトを縦型構造とする半導
体集積回路では、導電体と導電体間又は、導電体と導電
体基板間をつなぐコンタクトの面積を小さくする必要が
あるため、半導体基板上に薄い酸化膜を介して形成した
配線とこれに微細な間隔で隣り合う配線との間に該２つ
の配線に対してセルフアラインでコンタクトを形成する
方法がとられる。

【０００４】従来のコンタクト形成方法では、該配線の
上部の絶縁膜を、コンタクト底部の開口箇所よりも厚く
することにより、開口箇所の絶縁膜をエッチング除去し
ても配線は絶縁膜で保護され配線に対してセルフアライ
ンでコンタクトを形成することができた。

【０００５】ここで、従来の方法で作成したＤＲＡＭの
断面の一例を図１８に示すとともに、以下図１８を参照
しながら従来のコンタクト形成方法を説明する。まず、
半導体基板２３０上に、ＬＯＣＯＳ２３１、トレンチキ
ャパシタ、ＭＯＳトランジスタ・ゲートを形成する。図
中、２３６は絶縁膜、２３７は導電膜、２３８はキャパ
シタ絶縁膜、２３９は導電膜、２４０は絶縁膜である。
また、２３２はゲート酸化膜、２３３はゲート電極、２
３４は酸化膜である。

【０００６】次に、常圧ＣＶＤにより絶縁膜２３５を堆
積する。その際、上記のようにゲート電極２３３の絶縁
膜を、コンタクト底部の開口箇所よりも厚くする。光リ
ソグラフィ・プロセスを用いてＭＯＳトランジスタのソ
ース電極とトレンチキャパシタ電極とのコンタクトパタ
ーン・マスクを形成し、等方性エッチングによりコンタ
クトホールを形成する。そして、ゲート電極２３３間
に、導電膜２４１、絶縁膜２４２、絶縁膜２４３を順次
形成する。

【０００７】次に、導電膜２４４、絶縁膜２４５を形成
した後、光リソグラフィ・プロセスを用いてキャパシタ
電極とトランジスタ電極とのコンタクトパターン・マス
クを形成し、等方性エッチングによりコンタクトホール
を形成する。そして、多結晶シリコン（ストラップ）２
４６を形成する。

【０００８】しかしながら、この方法だと、配線（ゲー
ト電極）の側壁が垂直に立っていることとコンタクト開
口のエッチングにおいて側壁部分が垂直にコンタクト底
部と同じエッチングレートでエッチングされる必要があ
るが、実際には配線上部の側壁には必ずテーパーがあ
り、またエッチングについても側壁の肩の部分はコンタ
クト底部よりもエッチングレートが早いために、配線の
肩の部分の絶縁膜がオーバーエッチングによって除去さ
れてしまう。

【０００９】このために、ゲート電極とビット線との間
にショートが発生することがあった。また、従来の方法
では、コンタクトホール開口の際の絶縁膜除去で等方性
エッチングを用いるため、ＭＯＳゲート電極側壁下の絶
縁膜がエッチングされ、ゲート電極とソース電極との間
にショートが発生することがあった。

【００１０】なお、以上の問題点はＤＲＡＭを例に取り
上げて説明したが、ＤＲＡＭにおいてのみ生ずるもので
はなく、微細な配線間にコンタクトを有する半導体装置
に一般的に生ずるものである。

【００１１】一方、素子分離あるいはキャパシタを半導
体基板表面に形成したトレンチを利用して形成する技術
が、盛んに利用されている。このレンチの底部に選択的
にイオン注入して拡散層を形成する場合があるが、従
来、この選択的イオン注入のためのマスクとして常圧Ｃ
ＶＤの酸化シリコン堆積膜が使われている。この場合、
コンタクト底部が薄膜となることを利用しているわけで
ある。

【００１２】以下、トレンチの底部に選択的に拡散層を
形成する工程を示す。まず、シリコン基板３０１上に、
バッファ酸化膜３０３を形成した後、選択酸化膜（ＬＯ
ＣＯＳ）３０２を形成する（図１９（ａ））。

【００１３】次に、シリコン窒化膜３０４およびシリコ
ン酸化膜３０５を順次堆積し、トレンチ３０６を形成す
る（図１９（ｂ））。次に、トレンチ内壁酸化膜３９７
を形成してキャパシタ下部電極のシリコン基板３０１と
のコンタクト部分に相当する酸化膜の除去を行う（図１
９（ａ））。

【００１４】次に、多結晶シリコン３０８を堆積し（図
２０（ａ））、その後常圧ＣＶＤでシリコン酸化膜３０
９を堆積する（図２０（ｂ））。そして、イオン注入を
行う。 次に、ウェットエッチングで常圧ＣＶＤ堆積膜
３０９を除去する（図２０（ｃ））。

【００１５】この後、トレンチキャパシタ形成、ＭＯＳ
ゲートトランジスタ形成、配線形成を行う。ここで、従
来の方法では、上記のようにトレンチ底部に選択的にイ
オン注入するためのマスクとして常圧ＣＶＤの酸化シリ
コン堆積膜が使われている。酸化シリコンをマスク材と
した場合、マスク材除去工程で下地の材質に対して選択
性の高いエッチングを使用する。このため、下地に同質
の（選択性の低い）材質のものが露出している部分があ
ると、この従来技術を使用することができなかった。

【００１６】また、従来技術では、酸化膜で覆われたト
レンチの底部に選択的に不純物拡散層を形成する場合、
半導体装置表面（すなわちシリコン基板表面）に対して
垂直方向からイオン注入することでトレンチ底部にイオ
ンイオン注入をしている。この場合、半導体装置を形成
する基板面が大きいとイオン注入のターゲットから半導
体装置の位置までにイオン注入角度が基板面に対して垂
直にはならず、微小角度傾いてイオンが注入される。こ
のため、トレンチ内部の酸化膜にもイオンが注入され
る。トレンチ内部の酸化膜にイオンが注入されると、素
子分離の膜として使用している場合は、酸化膜中のイオ
ンが基板へ拡散して素子分離の電気的特性を劣化させる
ことになる。また、キャパシタ絶縁膜として用いる場合
は、絶縁膜にダメージを与えることになり、キャパシタ
絶縁膜の信頼性を劣化させる原因となる。

【００１７】さらに、従来の方法では、選択的なイオン
注入のマスク材として常圧ＣＶＤによる酸化シリコン膜
を用いるので、酸化シリコン膜形成と、酸化シリコン膜
除去の工程が工程数的に増大し、処理時間としても増加
する欠点があった。

【００１８】

【発明が解決しようとする課題】以上のように、従来の
半導体装置の製造方法、特に半導体基板上に薄い酸化膜
を介して形成した配線とこれに微細な間隔で隣り合う配
線との間にコンタクトホールを形成する方法では、配線
の肩の部分の絶縁膜がオーバーエッチングによって除去
されてしまうために、当該電極とその上に形成した他の
配線との間にショートが発生することがあった。また、
従来の方法では、コンタクトホール開口の際の絶縁膜除
去で等方性エッチングを用いるため、ＭＯＳゲート電極
側壁下の絶縁膜がエッチングされ、配線（ゲート電極）
と半導体基板表面の拡散領域（ソース電極）との間にシ
ョートが発生することがあった。

【００１９】本発明は、上記事情を考慮してなされたも
ので、微細な配線間のコンタクトホール開口工程を経て
も、半導体基板上に薄い酸化膜を介して形成した配線と
その上に形成した他の配線との間や、配線（ゲート電
極）と半導体基板表面の拡散領域（ソース電極）との間
にショートが発生することのない半導体装置の製造方法
を提供することを目的とする。

【００２０】

【課題を解決するための手段】本発明（請求項１）に係
る半導体装置の製造方法は、半導体基板上に薄い酸化膜
を介して形成された隣接する２つの配線層の上に絶縁膜
を形成する工程と、その上に、前記絶縁膜および酸化膜
のエッチングに対する耐性を有する材料からなるマスク
層を形成する工程と、セルフアラインによって、前記配
線層間の底部のみ、前記マスク層、前記絶縁膜および前
記薄い酸化膜を異方性エッチングしてコンタクトホール
を形成する工程とを有することを特徴とする。

【００２１】また、本発明（請求項２）に係る半導体装
置の製造方法は、半導体基板上に薄い酸化膜を介して形
成された隣接する２つの配線層の上に第１の絶縁膜を形
成する工程と、その上に、多結晶シリコン膜および第２
の絶縁膜を順次形成し、セルフアラインによって前記２
つの配線層間を含む領域に渡って前記第２の絶縁膜およ
び前記多結晶シリコン膜を除去する工程と、その上に、
前記絶縁膜および酸化膜のエッチングに対する耐性を有
する材料からなるマスク層を形成する工程と、前記配線
層間の底部のみ、前記マスク層、前記第１の絶縁膜およ
び前記薄い酸化膜を異方性エッチングしてコンタクトホ
ールを形成する工程とを有することを特徴とする。

【００２２】また、本発明に係る半導体装置は、半導体
基板上に薄い酸化膜を介して形成された複数の第１の配
線層と、この配線層の上部および側壁を覆うように形成
された絶縁膜層と、隣り合う２つの第１の配線層間に形
成された、該２つの第１の配線層間の半導体基板表面と
オーミック接合された第２の配線層とを備えてなり、前
記絶縁膜層は、この絶縁膜層自信の側壁から、前記半導
体基板表面と第２の配線層との接合部分に至る、前記半
導体基板上に形成されたオフセット部分を有することを
特徴とする。

【００２３】

【作用】本発明では、配線層およびその上の絶縁膜の上
部および側壁に設けられたマスク層は、前記絶縁膜およ
び酸化膜のエッチングに対する耐性を有するので、コン
タクト開口時すなわち半導体基板上の前記絶縁膜および
酸化膜をエッチングする際、該配線層およびその上部の
絶縁膜を保護する。

【００２４】よって、配線層の肩の部分の絶縁膜がオー
バーエッチングによって除去されることを回避できるの
で、該配線層の上に他の配線を形成する場合、該配線層
とその上に形成された他の配線の間にショートが発生す
ることを防ぐことができる。

【００２５】また、コンタクト開口のためのエッチング
に等方性エッチングを用いるので、配線層側壁下の絶縁
膜がエッチングされることを回避できるので、配線層と
半導体基板表面の拡散領域との間にショートが発生する
ことを防ぐことができる。

【００２６】このように、従来技術では困難であった近
接配線間のコンタクトホールを工程数の増大を招くこと
なく制御性良く形成することができるとともに、信頼性
の高い半導体装置を提供することができる。

【００２７】

【実施例】以下、図面を参照しながら本発明の実施例を
説明する。なお、各工程断面図図において、すでに説明
した参照番号を場合によって省略するとともに、すでに
図示した断面部分を場合によって省略する。

【００２８】（第１の実施例）本発明の第１の実施例に
係る半導体装置の製造方法を説明する。この実施例は、
コンタクト・ホールの製造方法に特徴があり、ＤＲＡＭ
のＳ／Ｎコンタクトなどに好適である。

【００２９】以下、図１および図２に示す工程断面図を
参照しながら製造方法を説明する。 １）図１（ａ）のように、半導体（例えばシリコン）基
板１上に、バッファ酸化膜３を形成した後、従来の方法
で選択酸化膜（ＬＯＣＯＳ）２を形成する。

【００３０】２）従来の方法で図１（ｂ）のようにトレ
ンチキャパシタを形成する。すなわち、半導体基板１表
面の素子形成領域端部にトレンチを掘り、トレンチの側
壁部分に酸化膜４を形成する。そして、その上に導電膜
５を形成し、キャパシタ絶縁膜６を形成し、導電膜７で
トレンチを埋め込み、さらにトレンチ上部を絶縁膜８で
覆う。なお、バッファ酸化膜３は除去しておく。

【００３１】３）従来の方法で図１（ｃ）のようにＭＯ
ＳＦＥＴを形成する。すなわち、ゲート酸化膜９を成膜
し、ゲート電極１０をパターンニングし、その上部１１
を酸化した後、絶縁膜（層間絶縁膜）１２を堆積する。

【００３２】４）図１（ｄ）のように、マスク材１３を
スパッタあるいは蒸着する。マスク材１３には、カーボ
ンまたは耐酸化膜エッチング膜を用いるのが好ましい。 ５）図２（ａ）のように、レジスト１４を塗布した後
に、光露光でＭＯＳＦＥＴのゲートにかかるようなパタ
ーンでＭＯＳＦＥＴとトレンチヤパシタとのコンタクト
をとる穴のレジストパタンを形成する。

【００３３】６）図２（ｂ）ように、マスク材１３を異
方性エッチングする。この際、エッチングの条件は、Ｍ
ＯＳＦＥＴゲート１０間のマスク材１３の膜厚が薄い部
分を除去し、かつＭＯＳＦＥＴゲート１０上のカーボン
は残存するように設定する。

【００３４】７）図２（ｃ）のように、レジスト１４お
よびマスク材１３をマスクとして、ＭＯＳＦＥＴゲート
１０間の酸化膜の異方性エッチングを行う。 ８）以下、従来の方法で、公知の配線材１５を用いて、
図２（ｄ）のようにＭＯＳＦＥＴのＳ／Ｄ電極とトレン
チキャパシタ上部とのコンタクトを形成する。

【００３５】このような本実施例では、ゲート電極１０
およびその上の絶縁膜１２の上部および側壁に設けられ
たマスク層１３は、絶縁膜１３および酸化膜のエッチン
グに対する耐性を有するので、コンタクト開口時すなわ
ち半導体基板上の前記絶縁膜１３および酸化膜９をエッ
チングする際、ゲート電極１０およびその上部の絶縁膜
１３を保護する。

【００３６】よって、ゲート電極１０の肩の部分の絶縁
膜１３がオーバーエッチングによって除去されることを
回避できるので、ゲート電極１０と配線１５の間にショ
ートが発生することを防ぐことができる。

【００３７】また、コンタクト開口のためのエッチング
に等方性エッチングを用いるので、ゲート電極１０下の
絶縁膜９がエッチングされることを回避できるので、ゲ
ート電極１０と半導体基板表面の拡散領域（図示せず）
との間にショートが発生することを防ぐことができる。

【００３８】なお、カーボンスパッタなどのマスク層の
剥離工程は通常の光露光のレジスト除去工程と同一のた
め、光露光により拡散層の形成パターンをレジストでパ
ターニングした場合は、工程増加とならない。

【００３９】このように、本実施例によれば、従来技術
では困難であった近接配線間のコンタクトホールを工程
数の増大を招くことなく制御性良く形成することができ
るとともに、信頼性の高い半導体装置を提供することが
できる。

【００４０】（第２の実施例）次に、本発明の第２の実
施例に係る半導体装置の製造方法を説明する。この実施
例は、コンタクト・ホールの製造方法に特徴があり、Ｄ
ＲＡＭのビット線コンタクトなどに好適である。

【００４１】以下、図３〜図５に示す工程断面図を参照
しながら製造方法を説明する。 １）図３（ａ）のように、半導体（例えばシリコン）基
板２１上にバッファ酸化膜２３を形成した後、従来の方
法で、ＬＯＣＯＳ２２を形成し、第１のマスク層２４お
よび第２のマスク層２５を順次堆積し、トレンチ２６を
形成する。なお、第１のマスク層にはシリコン窒化膜Ｓ
ｉＮを、第２のマスク層にはＬＰＣＶＤ法によるシリコ
ン酸化膜ＳｉＯ₂ を用いても良い。

【００４２】２）図３（ｂ）のように、従来の方法で、
第１のマスク層２４および第２のマスク層２５を除去し
た後、トレンチキャパシタを形成する。トレンチキャパ
シタは、半導体基板２１表面のトレンチ２６の側壁部分
に酸化膜２７を形成し、その上に、導電膜２８およびキ
ャパシタ絶縁膜２９を順次形成し、導電膜３０でトレン
チ２６を埋め込み、さらにトレンチ上部を絶縁膜３１で
覆うことで作成する。なお、バッファ酸化膜２３は除去
しておく。

【００４３】３）図３（ｃ）にように、第１の実施例で
述べたような従来方法で、ＭＯＳＦＥＴを形成し、キャ
パシタ電極とＭＯＳＦＥＴのＳ／Ｄ電極とのコンタクト
を形成する。なお、図中、３２はゲート酸化膜、３３は
ゲート電極、３４は酸化膜、３５は層間絶縁膜、３６は
配線材である。

【００４４】４）次に、ポリ・ストッパー方式などの良
く知られた従来方法で、図３（ｄ）のようにＭＯＳＦＥ
Ｔのゲート３３上に層間絶縁膜４０を形成する。なお、
図中、３７は酸化膜、３８は絶縁膜、３９は多結晶シリ
コンである。

【００４５】５）図４（ａ）のように、レジスト４１を
塗布した後に、ＭＯＳＦＥＴのゲート配線３３に対して
セルフアライン・コンタクトのパターンを光露光法で形
成する。そして、異方性エッチングにて層間絶縁膜４０
を除去し、ストッパー・ポリシリコンを等方性エッチン
グで除去する。

【００４６】６）図４（ｂ）のように、レジスト４１を
剥離した後に、層間絶縁膜４０をメルトし、マスク材４
２をスパッタあるいは蒸着する。マスク材４２には、カ
ーボンまたは耐酸化膜エッチング膜を用いるのが好まし
い。

【００４７】７）図４（ｃ）のように、マスク材４２を
異方性エッチングする。この際、エッチングの条件は、
ＭＯＳＦＥＴのゲート配線３３間の低部のみ除去し、ゲ
ート３３上は残存るように設定する。

【００４８】８）図５（ａ）のように、絶縁膜をエッチ
ングしてコンタクト部を開口する。なお、図５（ａ）は
図４（ｃ）のＡで示された領域を拡大したものである。 ９）以下、従来の方法で、図５（ｂ）のように上部の配
線４３および層間絶縁膜４４を形成する。

【００４９】本実施例においても、第１の実施例で説明
したものと同様の作用効果が得られる。なお、自明であ
るのでその詳細な説明は省略する。 （第３の実施例）次に、本発明の第３の実施例に係る半
導体装置の製造方法を説明する。この実施例は、コンタ
クト・ホールの製造方法に特徴があり、ＤＲＡＭのビッ
ト線コンタクトなどに好適である。

【００５０】以下、図６〜図８に示す工程断面図を参照
しながら製造方法を説明する。 １）図６（ａ）のように、半導体（例えばシリコン）基
板５１上に、バッファ酸化膜５３を形成した後、従来の
方法でＬＯＣＯＳ５２を形成する。従来の方法でＬＯＣ
ＯＳを形成する。

【００５１】２）図６（ｂ）のように、従来の方法でＭ
ＯＳＦＥＴを形成する。なお、図中、５０はゲート酸化
膜、５４はゲート電極、５５は酸化膜、５６は絶縁膜で
ある。

【００５２】３）図６（ｃ）のように、酸化膜５７を形
成した後に、シリコン窒化膜などの絶縁膜５８、多結晶
シリコン５９を順次堆積し、さらに層間絶縁膜６０を堆
積する。

【００５３】４）図６（ｄ）のように、レジスト６１を
塗布した後に、コンタクトのパターンを光露光法により
形成して、異方性エッチングにより層間絶縁膜６０をエ
ッチングする。

【００５４】５）図７（ａ）のように、多結晶シリコン
５９を等方性エッチングにより除去した後に、多結晶シ
リコン層５９を酸化工程によりシリコン酸化膜層５９と
する。

【００５５】６）図７（ｂ）のように、配線用の導電膜
（例えばＡｌ）６２をスパッタあるいは蒸着する。な
お、図７（ｂ）は図７（ａ）のＢで示された領域を拡大
したものである。

【００５６】７）図７（ｃ）のように、コンタクト穴の
底の導電膜６２が除去できて、穴底以外の平坦部の導電
膜６２を除去できない条件で導電膜６２のエッチングを
行う。

【００５７】８）ここで、コンタクト穴底の絶縁膜が除
去できていない場合は、図７（ｄ）のように、さらに異
方性エッチングにより絶縁膜のエッチング除去を行う。 ９）図８のように、導電膜６２の融点以上の加熱を行
い、コンタクトの穴が融熔した導電膜６２で埋め込まれ
た形状とする。

【００５８】１０）以下、従来の方法で、さらに上部の
層間絶縁膜および導電膜配線を形成する（図示せず）。
本実施例においても、第１の実施例で説明したものと同
様の作用効果が得られる。なお、自明であるのでその詳
細な説明は省略する。

【００５９】また、本実施例では、カーボンの汚染がま
ったくないという利点も有する。 （第４の実施例）次に、本発明の第４の実施例に係る半
導体装置の製造方法を説明する。この実施例は、コンタ
クト・ホールの製造方法に特徴があり、ＤＲＡＭのビッ
ト線コンタクトなどに好適である。

【００６０】以下、図９〜図１１に示す工程断面図を参
照しながら、本実施例の製造方法を説明する。 １）図９（ａ）のように、半導体（例えばシリコン）基
板７１上に、バッファ酸化膜７３を形成した後、従来の
方法でＬＯＣＯＳ７２を形成する。

【００６１】２）図９（ｂ）のように、従来の方法でＭ
ＯＳＦＥＴを形成する。なお、図中、７０はゲート酸化
膜、７４はゲート電極、７５は酸化膜、７６は絶縁膜で
ある。

【００６２】３）図９（ｃ）のように、酸化膜７７を形
成した後に、シリコン窒化膜などの絶縁膜７８、多結晶
シリコン７９を順次堆積し、さらに層間絶縁膜８０を堆
積する。

【００６３】４）図１０（ａ）のように、レジスト８１
を塗布した後に、コンタクトのパターンを光露光法によ
り形成して、異方性エッチングにより層間絶縁膜８０を
エッチングする。

【００６４】５）図１０（ｂ）のように、多結晶シリコ
ン７９を等方性エッチングにより除去した後に、多結晶
シリコン層７９を酸化工程によりシリコン酸化膜層７９
とする。

【００６５】６）図１０（ｃ）のように、配線用の導電
膜（例えばＡｌ）８２をスパッタあるいは蒸着する。な
お、図１０（ｃ）は図１０（ｂ）のＣで示された領域を
拡大したものである。

【００６６】７）図１０（ｄ）のように、コンタクト穴
の底の導電膜８２が除去できて、穴底以外の平坦部の導
電膜８２を除去できない条件で導電膜８２のエッチング
を行う。

【００６７】８）ここで、コンタクト穴底の絶縁膜が除
去できていない場合は、図１１（ａ）のように、さらに
異方性エッチングにより絶縁膜のエッチング除去を行
う。 ９）図１１（ｂ）のように、ＴｉまたはＴｉＮ８３をス
パッタあるいは蒸着してコンタクト底と導電膜８２とを
電気的に導電させるようにする。

【００６８】１０）図１１（ｃ）のように、導電体（例
えばボロンドープ多結晶シリコン）８４を堆積する。 １１）図１１（ｄ）のように、導電体８４を、コンタク
ト部を埋め込む条件でエッチングする。なお、このエッ
チングは、異方性エッチングでも、等方性エッチングで
も良い。

【００６９】１２）以下、従来の方法で、さらに上部の
層間絶縁膜の形成および導電膜配線の形成をする（図示
せず）。本実施例においても、第１の実施例で説明した
ものと同様の作用効果が得られる。なお、自明であるの
でその詳細な説明は省略する。

【００７０】また、本実施例では、カーボンの汚染がま
ったくないという利点や第３の実施例のようにリフロー
工程を必要としないという利点がある。 （第５の実施例）次に、本発明の第２の実施例に係る半
導体装置の製造方法を説明する。この実施例は、トレン
チ底部の拡散領域の製造方法に特徴があり、ＤＲＡＭの
トレンチ底部の拡散領域の形成などに好適である。

【００７１】以下、図１２〜図１３に示す工程断面図を
参照しながら製造方法を説明する。 １）図１２（ａ）のように、半導体（例えばシリコン）
基板９１上に、バッファ酸化膜９３を形成した後、従来
の方法でＬＯＣＯＳ９２を形成する。従来の方法でＬＯ
ＣＯＳを形成する。

【００７２】２）図１２（ｂ）のように、第１のマスク
層９２および第２のマスク層９４を順次堆積し、トレン
チ９６を形成する。なお、第１のマスク層にはシリコン
窒化膜ＳｉＮを、第２のマスク層にはＬＰＣＶＤ法によ
るシリコン酸化膜ＳｉＯ₂ を用いても良い。

【００７３】３）図１２（ｃ）のように、カーボン９８
をスパッタあるいは蒸着する。 ４）図１３（ａ）のように、イオン注入を行ってトレン
チ底に不純物拡散層９９を形成する。

【００７４】５）図１３（ｂ）のように、従来の方法で
トレンチキャパシタを形成する。図中、９７はトレンチ
の側壁部分に形成した酸化膜、１００は導電膜、１０１
はキャパシタ絶縁膜、１０２は導電膜、１０３は絶縁膜
８である。なお、バッファ酸化膜９３は除去しておく。

【００７５】６）従来の方法で、ＭＯＳＦＥＴを形成す
る（図示せず）。 ７）層間絶縁膜を堆積し、その絶縁膜上に配線用の導電
膜を堆積して、従来方法で配線を形成する（図示せ
ず）。

【００７６】８）以下、従来の方法で、さらに上部の導
電配線膜および層間絶縁膜を形成する（図示せず）。こ
こで、前述したように従来技術では、トレンチ底部に選
択的にイオン注入するためのマスク材として常圧ＣＶＤ
の酸化シリコン堆積膜が使われていた。酸化シリコンを
マスク材として選択性の高いエッチングを使用する。こ
のため、下地に同質の（選択性の低い）材質のものが露
出している部分があると、この従来技術を使用すること
ができなかった。

【００７７】これに対して本実施例では、マスク材とし
てカーボンを用いている。カーボンは光リソグラフィ技
術で用いられるレジストと同様の技術で除去することが
できるため、従来用いている半導体装置の材質に対して
選択性の高い除去が可能である。このため、カーボンの
下地に露出している部分の材質は、従来のように制限を
受けないという利点がある。もちろん、トレンチ内部が
シリコン酸化膜で被覆された形状において、カーボン膜
をマスク材としてイオン注入技術を使用することができ
る。

【００７８】さらには、前述したように従来技術では、
酸化膜で覆われたトレンチの底部に選択的に不純物拡散
層を形成する場合、半導体装置表面に対して垂直方向か
らイオン注入することでトレンチ底部にイオンイオン注
入をしていた。この場合、半導体装置を形成する基板面
が大きいとイオン注入のターゲットから半導体装置の位
置までにイオン注入角度が基板面に対して垂直にはなら
ず、微小角度傾いてイオンが注入される。このため、ト
レンチ内部の酸化膜にもイオンが注入される。トレンチ
内部の酸化膜にイオンが注入されると、素子分離の膜と
して使用している場合は酸化膜中のイオンが基板へ拡散
して素子分離の電気的特性を劣化させることになる。ま
た、キャパシタ絶縁膜として用いる場合は絶縁膜にダメ
ージを与えることになり、キャパシタ絶縁膜の信頼性を
劣化させる原因となる。

【００７９】これに対して本実施例では、イオン注入の
際、トレンチ内部の酸化膜表面がカーボンで覆われるた
め上記の問題点を解決することができる。また、従来マ
スク材に用いた常圧ＣＶＤシリコン酸化膜の形成および
除去工程に比較して、処理時間を短縮化できる。

【００８０】（第６の実施例）次に、本発明の第６の実
施例に係る半導体装置の製造方法を説明する。この実施
例は、トレンチ底部の拡散領域の製造方法に特徴があ
り、ＤＲＡＭのトレンチ底部の拡散領域の形成などに好
適である。

【００８１】以下、図１４〜図１５に示す工程断面図を
参照しながら製造方法を説明する。 １）図１４（ａ）のように、半導体（例えばシリコン）
基板１１１上に、バッファ酸化膜１１３を形成した後、
従来の方法でＬＯＣＯＳ１１２を形成する。従来の方法
でＬＯＣＯＳを形成する。

【００８２】２）図１４（ｂ）のように、第１のマスク
層１１２および第２のマスク層１１４を順次堆積し、ト
レンチ１１６を形成する。なお、第１のマスク層にはシ
リコン窒化膜ＳｉＮを、第２のマスク層にはＬＰＣＶＤ
法によるシリコン酸化膜ＳｉＯ₂ を用いても良い。

【００８３】３）図１４（ｃ）のように、従来の方法
で、トレンチ１１６内に絶縁膜１１７を形成する。 ４）図１５（ａ）のように、カーボン１１８をスパッタ
する。

【００８４】５）図１５（ｂ）のように、異方性エッチ
ングにより、トレンチ１１６底部のみカーボン１１８と
絶縁膜１１７を除去し、イオン注入してトレンチ１１６
底部に不純物拡散層１１９を形成する。

【００８５】７）従来方法で、トレンチキャパシタを形
成する（図示せず）。 ８）従来方法で、ＭＯＳＦＥＴを形成する（図示せ
ず）。 ９）層間絶縁膜を堆積し、その絶縁膜上に配線用の導電
膜を堆積して、従来方法で配線を形成する（図示せ
ず）。

【００８６】８）以下、従来の方法で、さらに上部の導
電配線膜および層間絶縁膜を形成する（図示せず）。以
上、本実施例によれば、第５の実施例で説明したものと
同様の効果が得られる。

【００８７】（第７の実施例）図１６は、本発明の第７
の実施例に係る半導体記憶装置のＭＯＳトランジスタの
断面図である。この半導体記憶装置のような断面構造
は、前述した第１〜第４の実施例の製造方法を実施する
ことによって得られる。

【００８８】一方、図１７は、従来の半導体記憶装置の
ＭＯＳトランジスタの断面図である。ここで、図１６
中、１２１は半導体基板、１２２はゲート酸化膜、１２
３はゲート電極、１２４は絶縁膜、１２５は導電体、１
２６はｎ^- 拡散層、１２７はｎ⁺ 拡散層、ｓはゲート上
部の絶縁膜１２４のオフセット量を、ｌはｎ^- 拡散層１
２６の端部とｎ⁺ 拡散層１２７の端部とのオフセット量
を示す。

【００８９】なお、絶縁膜１２４は、第１の実施例では
絶縁膜１２に、第２の実施例では絶縁膜３５に、第３の
実施例では絶縁膜５６，５８に、第４の実施例では絶縁
膜７６，７８に、それぞれ対応する。

【００９０】また、図１７中、２２１は半導体基板、２
２２はゲート酸化膜、２２３はゲート電極、２２４は絶
縁膜、２２５は導電体、２２６はｎ^- 拡散層、２２７は
ｎ⁺拡散層、ｌ´はｎ^- 拡散層２２６の端部とｎ⁺ 拡散
層２２７の端部とのオフセット量を示す。なお、従来技
術では、ゲート上部の絶縁膜２２４のオフセット量は、
０である。

【００９１】ここで、図１７に示すような半導体装置に
関する従来の技術について説明する。半導体集積回路装
置の微細化が進むと、配線に対してコンタクトをセルフ
アラインで開口する技術が必要となる。従来、ＭＯＳト
ランジスタのゲート電極２２３に対してセルフアライン
にコンタクトを形成する場合、ゲート電極側壁に垂直に
コンタクトが形成される。このような構造の場合、ＬＤ
ＤタイプのＭＯＳトランジスタを形成するとＬＤＤの低
濃度拡散層の長さはゲート電極側壁の膜厚で規定され
る。このため、コンタクト穴を形成して配線材２２５を
堆積してから高濃度のイオン注入を行うためコンタクト
部に形成されるＭＯＳトランジスタのソース／ドレイン
電極の拡散層がこのイオン注入とともに形成される。し
かし、熱工程による拡散層の伸びにより不純物の拡散は
等方的に伸びるため、ＬＤＤ構造のゲート側壁下にまで
高濃度拡散層が形成される。このため、ＬＤＤと同様の
工程を経ているにもかかわらず非ＬＤＤのＭＯＳトラン
ジスタと同等の拡散構造となり信頼性の低下を招くこと
になる。

【００９２】これに対して、本実施例では、第１〜第４
の実施例のようにコンタクトホール開口時に用いるマス
ク材１３，４２，６２，８２の配線（側壁の酸化膜を含
む）１２３の側壁に形成された部分を、コンタクトホー
ル開口後に除去するので、配線（上部の酸化膜を含む）
１２３上の絶縁膜１２４は、配線１２３の側壁からコン
タクト穴の開口部に対してオフセットｓがある形状とな
る。

【００９３】これによって、図１６のようにｎ^- 拡散層
１２６の端部とｎ⁺ 拡散層１２７の端部とのオフセット
量ｌを十分大きな量に設定して、ＬＤＤ構造を実現する
ことが可能となる。また、本発明は上述した各実施例に
限定されるものではなく、その要旨を逸脱しない範囲
で、種々変形して実施することができる。

【００９４】

【発明の効果】本発明によれば、従来技術では困難であ
った近接配線間のコンタクトホールを工程数の増大を招
くことなく制御性良く形成することができるとともに、
信頼性の高い半導体装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る半導体装置の製造
方法を示す工程断面図

【図２】同実施例に係る半導体装置の製造方法を示す工
程断面図

【図３】本発明の第２の実施例に係る半導体装置の製造
方法を示す工程断面図

【図４】同実施例に係る半導体装置の製造方法を示す工
程断面図

【図５】同実施例に係る半導体装置の製造方法を示す工
程断面図

【図６】本発明の第３の実施例に係る半導体装置の製造
方法を示す工程断面図

【図７】同実施例に係る半導体装置の製造方法を示す工
程断面図

【図８】同実施例に係る半導体装置の製造方法を示す工
程断面図

【図９】本発明の第４の実施例に係る半導体装置の製造
方法を示す工程断面図

【図１０】同実施例に係る半導体装置の製造方法を示す
工程断面図

【図１１】同実施例に係る半導体装置の製造方法を示す
工程断面図

【図１２】本発明の第５の実施例に係る半導体装置の製
造方法を示す工程断面図

【図１３】同実施例に係る半導体装置の製造方法を示す
工程断面図

【図１４】本発明の第６の実施例に係る半導体装置の製
造方法を示す工程断面図

【図１５】同実施例に係る半導体装置の製造方法を示す
工程断面図

【図１６】本発明の第７の実施例に係るＭＯＳトランジ
スタの断面図

【図１７】従来のＭＯＳトランジスタの断面図

【図１８】従来のＤＲＡＭの断面図

【図１９】従来のトレンチ底部に選択的にイオン注入す
る方法を示す工程断面図

【図２０】従来のトレンチ底部に選択的にイオン注入す
る方法を示す工程断面図

【符号の説明】

１…半導体基板、２…ＬＯＣＯＳ、３…バッファ酸化
膜、４…酸化膜、５…導電膜、６…キャパシタ絶縁膜、
７…導電膜、８…絶縁膜、９…ゲート酸化膜、１０…ゲ
ート電極、１１…酸化膜、１２…層間絶縁膜、１３…マ
スク材、１４…レジスト、１５…配線材、２…１半導体
基板、２２…ＬＯＣＯＳ、２３…バッファ酸化膜、２４
…第１のマスク層、２５……第２のマスク層、２６…ト
レンチ、２７…酸化膜、２８…導電膜、２９…キャパシ
タ絶縁膜、３０…導電膜、３１…絶縁膜、３２…ゲート
酸化膜、３３…ゲート電極、３４…酸化膜、３５…層間
絶縁膜、３６…配線材、３７…酸化膜、３８…絶縁膜、
３９…多結晶、４０…層間絶縁膜、４１…レジスト、４
２…マスク材、４３…配線、４４…層間絶縁膜、６２…
導電膜、８２…導電膜、８３…Ｔｉ，ＴｉＮ

Claims (2)

【特許請求の範囲】
1. 【請求項１】半導体基板上に薄い酸化膜を介して形成さ
   れた隣接する２つの配線層の上に絶縁膜を形成する工程
   と、 その上に、前記絶縁膜および酸化膜のエッチングに対す
   る耐性を有する材料からなるマスク層を形成する工程
   と、 セルフアラインによって、前記配線層間の底部のみ、前
   記マスク層、前記絶縁膜および前記薄い酸化膜を異方性
   エッチングしてコンタクトホールを形成する工程とを有
   することを特徴とする半導体装置の製造方法。
2. 【請求項２】半導体基板上に薄い酸化膜を介して形成さ
   れた隣接する２つの配線層の上に第１の絶縁膜を形成す
   る工程と、 その上に、多結晶シリコン膜および第２の絶縁膜を順次
   形成し、セルフアラインによって前記２つの配線層間を
   含む領域に渡って前記第２の絶縁膜および前記多結晶シ
   リコン膜を除去する工程と、 その上に、前記絶縁膜および酸化膜のエッチングに対す
   る耐性を有する材料からなるマスク層を形成する工程
   と、 前記配線層間の底部のみ、前記マスク層、前記第１の絶
   縁膜および前記薄い酸化膜を異方性エッチングしてコン
   タクトホールを形成する工程とを有することを特徴とす
   る半導体装置の製造方法。