JPH11195704A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 151
- 238000004519 manufacturing process Methods 0.000 title claims description 33
- 239000000758 substrate Substances 0.000 claims abstract description 74
- 239000010410 layer Substances 0.000 claims abstract description 68
- 239000011229 interlayer Substances 0.000 claims abstract description 56
- 239000012535 impurity Substances 0.000 claims abstract description 51
- 238000005530 etching Methods 0.000 claims abstract description 28
- 239000000463 material Substances 0.000 claims abstract description 17
- 238000009792 diffusion process Methods 0.000 claims description 48
- 238000002955 isolation Methods 0.000 claims description 42
- 238000000034 method Methods 0.000 claims description 13
- 229910021332 silicide Inorganic materials 0.000 claims description 9
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 9
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 239000003870 refractory metal Substances 0.000 claims description 5
- 238000002844 melting Methods 0.000 claims description 4
- 230000008018 melting Effects 0.000 claims description 4
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 238000009413 insulation Methods 0.000 abstract 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 34
- 229910052710 silicon Inorganic materials 0.000 description 34
- 239000010703 silicon Substances 0.000 description 34
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 15
- 229920005591 polysilicon Polymers 0.000 description 15
- 230000000694 effects Effects 0.000 description 12
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
- 238000009991 scouring Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H01—ELECTRIC ELEMENTS
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
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- H01—ELECTRIC ELEMENTS
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- H01L23/5226—Via connections in a multilevel interconnection structure
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- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】
【課題】 コンタクトホールを安定に形成することがで
きるように改良された半導体装置を提供することを目的
とする。 【解決手段】 ゲート電極４の上にストッパ膜９ａが設
けられている。ゲート電極４を覆うように半導体基板１
の上に層間絶縁膜５が設けられる。層間絶縁膜５とスト
ッパ膜９ａを、ゲート電極４の表面を露出させる第１の
コンタクトホール６ａが貫通している。層間絶縁膜５中
には、不純物拡散層３の表面を露出させるための第２の
コンタクトホールが設けられる。ストッパ膜９ａは、層
間絶縁膜５よりもエッチング選択比の高い材料で形成さ
れている。
きるように改良された半導体装置を提供することを目的
とする。 【解決手段】 ゲート電極４の上にストッパ膜９ａが設
けられている。ゲート電極４を覆うように半導体基板１
の上に層間絶縁膜５が設けられる。層間絶縁膜５とスト
ッパ膜９ａを、ゲート電極４の表面を露出させる第１の
コンタクトホール６ａが貫通している。層間絶縁膜５中
には、不純物拡散層３の表面を露出させるための第２の
コンタクトホールが設けられる。ストッパ膜９ａは、層
間絶縁膜５よりもエッチング選択比の高い材料で形成さ
れている。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、一般に半導体装
置に関するものであり、より特定的にはコンタクトホー
ルを安定に形成することができるように改良された半導
体装置に関する。この発明は、また、そのような半導体
装置の製造方法に関する。
置に関するものであり、より特定的にはコンタクトホー
ルを安定に形成することができるように改良された半導
体装置に関する。この発明は、また、そのような半導体
装置の製造方法に関する。
【０００２】
【従来の技術】従来の半導体装置の製造方法および問題
点について説明する。図２０を参照して、シリコン基板
１の表面中に、素子分離領域であるＬＯＣＯＳ酸化膜２
が設けられている。ＬＯＣＯＳ酸化膜２は、素子領域を
他の素子領域から電気的に分離するためのものである。
活性領域に不純物拡散層３が設けられている。ＬＯＣＯ
Ｓ酸化膜２の上にポリシリコン配線（ゲート電極）４が
設けられている。ポリシリコン配線４を覆うようにシリ
コン基板１の上に層間絶縁膜５が設けられている。層間
絶縁膜５中には、ポリシリコン配線４の表面を露出させ
るためのコンタクトホール６ａと不純物拡散層３の表面
を露出させるためのコンタクトホール６ｂとが設けられ
ている。
点について説明する。図２０を参照して、シリコン基板
１の表面中に、素子分離領域であるＬＯＣＯＳ酸化膜２
が設けられている。ＬＯＣＯＳ酸化膜２は、素子領域を
他の素子領域から電気的に分離するためのものである。
活性領域に不純物拡散層３が設けられている。ＬＯＣＯ
Ｓ酸化膜２の上にポリシリコン配線（ゲート電極）４が
設けられている。ポリシリコン配線４を覆うようにシリ
コン基板１の上に層間絶縁膜５が設けられている。層間
絶縁膜５中には、ポリシリコン配線４の表面を露出させ
るためのコンタクトホール６ａと不純物拡散層３の表面
を露出させるためのコンタクトホール６ｂとが設けられ
ている。
【０００３】コンタクトホール６ａの深さとコンタクト
ホール６ｂの深さは異なる。それゆえに、不純物拡散層
３の表面を露出させるためのコンタクトホール６ｂに合
わせてエッチング条件を設定すると、ポリシリコン配線
４の表面を露出させるコンタクトホール６ａの部分で
は、ポリシリコン配線４の表面がえぐられる。
ホール６ｂの深さは異なる。それゆえに、不純物拡散層
３の表面を露出させるためのコンタクトホール６ｂに合
わせてエッチング条件を設定すると、ポリシリコン配線
４の表面を露出させるコンタクトホール６ａの部分で
は、ポリシリコン配線４の表面がえぐられる。
【０００４】図２１を参照して、コンタクトホール６
ａ，６ｂの内部を被覆するように、Ｔｉ／ＴｉＮ等のバ
リアメタル層７をスパッタ法で形成し、ランプアニール
法で、バリアメタル層７とシリコン基板１またはポリシ
リコン配線４とを反応させる。これによって、ポリシリ
コン配線４の表面および不純物拡散層３の表面にＴｉＳ
ｉＯ2 層８が形成される。
ａ，６ｂの内部を被覆するように、Ｔｉ／ＴｉＮ等のバ
リアメタル層７をスパッタ法で形成し、ランプアニール
法で、バリアメタル層７とシリコン基板１またはポリシ
リコン配線４とを反応させる。これによって、ポリシリ
コン配線４の表面および不純物拡散層３の表面にＴｉＳ
ｉＯ2 層８が形成される。
【０００５】このとき、コンタクトホール６ａの部分
で、ポリシリコン配線４にえぐれが生じているので、こ
のえぐれによるポリシリコン配線４の膜厚の減少を見込
んで、ポリシリコン配線４の膜厚を厚くしなければなら
ない。したがって、従来の装置では、段差の低減をする
ことができない。ポリシリコン配線４の膜厚を厚くする
と、コンタクトホール６ａとコンタクトホール６ｂの深
さの差はさらに大きくなる。
で、ポリシリコン配線４にえぐれが生じているので、こ
のえぐれによるポリシリコン配線４の膜厚の減少を見込
んで、ポリシリコン配線４の膜厚を厚くしなければなら
ない。したがって、従来の装置では、段差の低減をする
ことができない。ポリシリコン配線４の膜厚を厚くする
と、コンタクトホール６ａとコンタクトホール６ｂの深
さの差はさらに大きくなる。
【０００６】図２２を参照して、配線層６ａ，６ｂを形
成することにより、半導体装置が完成する。
成することにより、半導体装置が完成する。
【０００７】また、図２３を参照して、従来の装置で
は、コンタクトホール６ｂを形成するための重ね合わせ
がずれて、コンタクトホール６ｂと素子分離領域２とが
重なった場合、層間絶縁膜５のオーバーエッチングの際
に、ＬＯＣＯＳ酸化膜２の端部も同時にエッチングさ
れ、シリコン基板１の表面が露出する。
は、コンタクトホール６ｂを形成するための重ね合わせ
がずれて、コンタクトホール６ｂと素子分離領域２とが
重なった場合、層間絶縁膜５のオーバーエッチングの際
に、ＬＯＣＯＳ酸化膜２の端部も同時にエッチングさ
れ、シリコン基板１の表面が露出する。
【０００８】図２４を参照して、シリコン基板１の表面
が露出した状態で、導電層９を形成すると、シリコン基
板１へのリークが発生する。このため、従来の装置で
は、ＬＯＣＯＳ酸化膜２の端部とコンタクトホール６ｂ
との間の距離を縮小できず、ひいては微細化の妨げにな
るという問題点があった。
が露出した状態で、導電層９を形成すると、シリコン基
板１へのリークが発生する。このため、従来の装置で
は、ＬＯＣＯＳ酸化膜２の端部とコンタクトホール６ｂ
との間の距離を縮小できず、ひいては微細化の妨げにな
るという問題点があった。
【０００９】
【発明が解決しようとする課題】この発明は、上記のよ
うな問題点を解決するためになされたもので、コンタク
トホールを安定に形成することができるように改良され
た半導体装置を提供することを目的とする。
うな問題点を解決するためになされたもので、コンタク
トホールを安定に形成することができるように改良され
た半導体装置を提供することを目的とする。
【００１０】この発明は、また、微細化を行なうことが
できるように改良された半導体装置を提供することを目
的とする。
できるように改良された半導体装置を提供することを目
的とする。
【００１１】
【課題を解決するための手段】請求項１に係る半導体装
置は、半導体基板を備える。上記半導体基板の上に、活
性領域を他の活性領域から分離するための素子分離領域
が設けられている。上記活性領域に不純物拡散層が設け
られる。上記素子分離領域の上にゲート電極が設けられ
る。上記ゲート電極の上にストッパ膜が設けられる。上
記ゲート電極を覆うように上記半導体基板の上に層間絶
縁膜が設けられている。上記層間絶縁膜と上記ストッパ
膜を、上記ゲート電極の表面を露出させる第１のコンタ
クトホールが貫通している。上記層間絶縁膜中に、上記
不純物拡散層の表面を露出させるための第２のコンタク
トホールが設けられている。上記ストッパ膜は、上記層
間絶縁膜よりもエッチング選択比の高い材料で形成され
ている。
置は、半導体基板を備える。上記半導体基板の上に、活
性領域を他の活性領域から分離するための素子分離領域
が設けられている。上記活性領域に不純物拡散層が設け
られる。上記素子分離領域の上にゲート電極が設けられ
る。上記ゲート電極の上にストッパ膜が設けられる。上
記ゲート電極を覆うように上記半導体基板の上に層間絶
縁膜が設けられている。上記層間絶縁膜と上記ストッパ
膜を、上記ゲート電極の表面を露出させる第１のコンタ
クトホールが貫通している。上記層間絶縁膜中に、上記
不純物拡散層の表面を露出させるための第２のコンタク
トホールが設けられている。上記ストッパ膜は、上記層
間絶縁膜よりもエッチング選択比の高い材料で形成され
ている。
【００１２】請求項２に係る半導体装置は、半導体基板
を備える。上記半導体基板の上に、活性領域を他の活性
領域から分離するための素子分離領域が設けられてい
る。上記活性領域に、不純物拡散層が設けられている。
上記素子分離領域の上にゲート電極が設けられている。
上記ゲート電極および上記不純物拡散層を覆うように、
上記半導体基板の上にストッパ膜が設けられている。上
記ストッパ膜を介在させ、上記半導体基板の上に層間絶
縁膜が設けられている。上記層間絶縁膜と上記ストッパ
膜を、上記不純物拡散層の表面を露出させる第１のコン
タクトホールが貫通している。上記ストッパ膜は、上記
層間絶縁膜よりもエッチング選択比の高い材料で形成さ
れている。
を備える。上記半導体基板の上に、活性領域を他の活性
領域から分離するための素子分離領域が設けられてい
る。上記活性領域に、不純物拡散層が設けられている。
上記素子分離領域の上にゲート電極が設けられている。
上記ゲート電極および上記不純物拡散層を覆うように、
上記半導体基板の上にストッパ膜が設けられている。上
記ストッパ膜を介在させ、上記半導体基板の上に層間絶
縁膜が設けられている。上記層間絶縁膜と上記ストッパ
膜を、上記不純物拡散層の表面を露出させる第１のコン
タクトホールが貫通している。上記ストッパ膜は、上記
層間絶縁膜よりもエッチング選択比の高い材料で形成さ
れている。
【００１３】請求項３に係る半導体装置においては、上
記層間絶縁膜と上記ストッパ膜を、上記ゲート電極の表
面を露出させる第２のコンタクトホールが貫通してい
る。
記層間絶縁膜と上記ストッパ膜を、上記ゲート電極の表
面を露出させる第２のコンタクトホールが貫通してい
る。
【００１４】請求項４に係る半導体装置においては、上
記素子分離領域は、上記半導体基板の表面に設けられた
ＬＯＣＯＳ酸化膜で形成されている。
記素子分離領域は、上記半導体基板の表面に設けられた
ＬＯＣＯＳ酸化膜で形成されている。
【００１５】請求項５に係る半導体装置においては、上
記素子分離領域は、上記半導体基板の表面に形成された
トレンチと、該トレンチ内に埋込まれた酸化膜とで形成
される。
記素子分離領域は、上記半導体基板の表面に形成された
トレンチと、該トレンチ内に埋込まれた酸化膜とで形成
される。
【００１６】請求項６に係る半導体装置においては、上
記ゲート電極は、高融点金属のポリサイドで形成されて
いる。
記ゲート電極は、高融点金属のポリサイドで形成されて
いる。
【００１７】請求項７に記載の半導体装置においては、
上記ゲート電極の上、および上記不純物拡散層の上に
は、高融点金属のシリサイドが形成されている。
上記ゲート電極の上、および上記不純物拡散層の上に
は、高融点金属のシリサイドが形成されている。
【００１８】請求項８に記載の半導体装置においては、
ゲート電極が素子分離領域の上に形成されている。
ゲート電極が素子分離領域の上に形成されている。
【００１９】請求項９に記載の半導体装置は、半導体基
板を備える。上記半導体基板の上にゲート電極が形成さ
れている。上記半導体基板の表面中であって、上記ゲー
ト電極の両側に１対の不純物拡散層が設けられている。
上記ゲート電極および上記不純物拡散層を覆うように上
記半導体基板の上にストッパ膜が設けられている。上記
ストッパ膜を覆うように、上記半導体基板の上に層間絶
縁膜が設けられている。上記層間絶縁膜および上記スト
ッパ膜を、上記ゲート電極の表面の一部および上記不純
物拡散層の表面の一部を同時に露出させるシェアードコ
ンタクトホールが貫通している。上記ストッパ膜は、上
記層間絶縁膜よりもエッチング選択比の高い材料で形成
されている。
板を備える。上記半導体基板の上にゲート電極が形成さ
れている。上記半導体基板の表面中であって、上記ゲー
ト電極の両側に１対の不純物拡散層が設けられている。
上記ゲート電極および上記不純物拡散層を覆うように上
記半導体基板の上にストッパ膜が設けられている。上記
ストッパ膜を覆うように、上記半導体基板の上に層間絶
縁膜が設けられている。上記層間絶縁膜および上記スト
ッパ膜を、上記ゲート電極の表面の一部および上記不純
物拡散層の表面の一部を同時に露出させるシェアードコ
ンタクトホールが貫通している。上記ストッパ膜は、上
記層間絶縁膜よりもエッチング選択比の高い材料で形成
されている。
【００２０】請求項１０に係る発明は、層間絶縁膜中に
設けられたコンタクトホールを有する半導体装置の製造
方法に係る。半導体基板の上に、活性領域を他の活性領
域から分離するための素子分離領域を形成する。上記活
性領域に不純物拡散層を形成する。上記素子分離領域の
上にゲート電極を形成する。上記ゲート電極および上記
不純物拡散層を覆うように、上記半導体基板の上に、上
記層間絶縁膜よりもエッチング選択比の高い材料で形成
されたストッパ膜を形成する。上記ストッパ膜を覆うよ
うに、上記半導体基板の上に上記層間絶縁膜を形成す
る。上記層間絶縁膜中であって、かつ上記素子分離領域
と上記活性領域との境界の近傍であって、さらに上記不
純物拡散層の上方位置に、上記ストッパ膜の表面を露出
させるための第１のコンタクトホールを形成する。上記
第１のコンタクトホールによって露出した、上記ストッ
パ膜をエッチング除去し、上記不純物拡散層の表面を露
出させる。
設けられたコンタクトホールを有する半導体装置の製造
方法に係る。半導体基板の上に、活性領域を他の活性領
域から分離するための素子分離領域を形成する。上記活
性領域に不純物拡散層を形成する。上記素子分離領域の
上にゲート電極を形成する。上記ゲート電極および上記
不純物拡散層を覆うように、上記半導体基板の上に、上
記層間絶縁膜よりもエッチング選択比の高い材料で形成
されたストッパ膜を形成する。上記ストッパ膜を覆うよ
うに、上記半導体基板の上に上記層間絶縁膜を形成す
る。上記層間絶縁膜中であって、かつ上記素子分離領域
と上記活性領域との境界の近傍であって、さらに上記不
純物拡散層の上方位置に、上記ストッパ膜の表面を露出
させるための第１のコンタクトホールを形成する。上記
第１のコンタクトホールによって露出した、上記ストッ
パ膜をエッチング除去し、上記不純物拡散層の表面を露
出させる。
【００２１】請求項１１に係る半導体装置の製造方法に
おいては、上記コンタクトホールを、その位置が、上記
素子分離領域と上記活性領域との境界から０．２μｍよ
りも少ない距離内に形成する。
おいては、上記コンタクトホールを、その位置が、上記
素子分離領域と上記活性領域との境界から０．２μｍよ
りも少ない距離内に形成する。
【００２２】請求項１２に係る半導体装置の製造方法に
おいては、上記第１のコンタクトホールの形成と同時
に、上記層間絶縁膜中であって、かつ上記ゲート電極の
上方位置に、上記ストッパ膜の表面を露出させる第２の
コンタクトホールを形成する。
おいては、上記第１のコンタクトホールの形成と同時
に、上記層間絶縁膜中であって、かつ上記ゲート電極の
上方位置に、上記ストッパ膜の表面を露出させる第２の
コンタクトホールを形成する。
【００２３】請求項１３に記載の半導体装置の製造方法
においては、上記素子分離領域を、上記半導体基板の表
面に設けられたＬＯＣＯＳ酸化膜で形成する。
においては、上記素子分離領域を、上記半導体基板の表
面に設けられたＬＯＣＯＳ酸化膜で形成する。
【００２４】請求項１４に記載の半導体装置の製造方法
においては、上記素子分離領域を、上記半導体基板の表
面に形成されたトレンチと、該トレンチ内に埋込まれた
酸化膜とで形成する。
においては、上記素子分離領域を、上記半導体基板の表
面に形成されたトレンチと、該トレンチ内に埋込まれた
酸化膜とで形成する。
【００２５】
【発明の実施の形態】以下、この発明の実施の形態を図
について説明する。
について説明する。
【００２６】実施の形態１ 図１は、実施の形態１に係る半導体装置の断面図であ
り、図２はその平面図である。
り、図２はその平面図である。
【００２７】これらの図を参照して、実施の形態１に係
る半導体装置は、シリコン基板１を備える。シリコン基
板１の上に、活性領域を他の活性領域から分離するため
の素子分離領域であるＬＯＣＯＳ酸化膜２が設けられて
いる。活性領域に、不純物拡散層３が設けられている。
ＬＯＣＯＳ酸化膜２の上に、ゲート電極４が設けられて
いる。ゲート電極４の上にストッパ膜９ａが設けられて
いる。ゲート電極４を覆うように、シリコン基板１の上
に層間絶縁膜５が設けられている。層間絶縁膜５とスト
ッパ膜９ａを、ゲート電極４の表面を露出させる第１の
コンタクトホール６ａが貫通している。層間絶縁膜５中
に、不純物拡散層３の表面を露出させるための第２のコ
ンタクトホール６ｂが設けられている。コンタクトホー
ル６ａを通って、ゲート電極４に配線層２０ａが接続さ
れている。コンタクトホール６ｂを通って、不純物拡散
層３に配線層２０ｂが接続されている。
る半導体装置は、シリコン基板１を備える。シリコン基
板１の上に、活性領域を他の活性領域から分離するため
の素子分離領域であるＬＯＣＯＳ酸化膜２が設けられて
いる。活性領域に、不純物拡散層３が設けられている。
ＬＯＣＯＳ酸化膜２の上に、ゲート電極４が設けられて
いる。ゲート電極４の上にストッパ膜９ａが設けられて
いる。ゲート電極４を覆うように、シリコン基板１の上
に層間絶縁膜５が設けられている。層間絶縁膜５とスト
ッパ膜９ａを、ゲート電極４の表面を露出させる第１の
コンタクトホール６ａが貫通している。層間絶縁膜５中
に、不純物拡散層３の表面を露出させるための第２のコ
ンタクトホール６ｂが設けられている。コンタクトホー
ル６ａを通って、ゲート電極４に配線層２０ａが接続さ
れている。コンタクトホール６ｂを通って、不純物拡散
層３に配線層２０ｂが接続されている。
【００２８】次に、実施の形態１に係る半導体装置の製
造方法について説明する。図３を参照して、ＬＯＣＯＳ
酸化膜２が形成されたシリコン基板１を準備する。シリ
コン基板１の上に、ゲート配線となる材料層４ａを、シ
リコン基板１の上に形成する。材料層４ａの上に、Ｓｉ
3 Ｎ4 膜からなるストッパ膜９を形成する。ストッパ膜
９の上に、ゲート配線のパターンを有するレジストパタ
ーン３０を形成する。
造方法について説明する。図３を参照して、ＬＯＣＯＳ
酸化膜２が形成されたシリコン基板１を準備する。シリ
コン基板１の上に、ゲート配線となる材料層４ａを、シ
リコン基板１の上に形成する。材料層４ａの上に、Ｓｉ
3 Ｎ4 膜からなるストッパ膜９を形成する。ストッパ膜
９の上に、ゲート配線のパターンを有するレジストパタ
ーン３０を形成する。
【００２９】図３と図４を参照して、レジストパターン
３０をマスクにして、Ｓｉ3 Ｎ4 膜９をエッチングし、
Ｓｉ3 Ｎ4 のパターン９ａを形成した後、これをマスク
として、材料層４ａをエッチングし、ゲート電極４を形
成する。また、レジストパターン３０をマスクにして、
Ｓｉ3 Ｎ4 膜９と材料層４ａを一挙にエッチングして、
ゲート電極４を形成してもよい。
３０をマスクにして、Ｓｉ3 Ｎ4 膜９をエッチングし、
Ｓｉ3 Ｎ4 のパターン９ａを形成した後、これをマスク
として、材料層４ａをエッチングし、ゲート電極４を形
成する。また、レジストパターン３０をマスクにして、
Ｓｉ3 Ｎ4 膜９と材料層４ａを一挙にエッチングして、
ゲート電極４を形成してもよい。
【００３０】図５を参照して、このようにして形成され
たゲート電極４を覆うように、シリコン基板１の上に層
間絶縁膜５を形成する。
たゲート電極４を覆うように、シリコン基板１の上に層
間絶縁膜５を形成する。
【００３１】図５を参照して、層間絶縁膜５中に、ゲー
ト電極４の表面を露出させる第１のコンタクトホール６
ａと不純物拡散層３の表面を露出させるための第２のコ
ンタクトホール６ｂを形成する。第１のコンタクトホー
ル６ａの形成時、ストッパ膜９ａがストッパとなって、
ゲート電極４の表面はえぐれない。
ト電極４の表面を露出させる第１のコンタクトホール６
ａと不純物拡散層３の表面を露出させるための第２のコ
ンタクトホール６ｂを形成する。第１のコンタクトホー
ル６ａの形成時、ストッパ膜９ａがストッパとなって、
ゲート電極４の表面はえぐれない。
【００３２】図５と図６を参照して、第１のコンタクト
ホール６ａの底に残ったストッパ膜９ａのエッチングを
行ない、ゲート電極４の表面を露出させる。
ホール６ａの底に残ったストッパ膜９ａのエッチングを
行ない、ゲート電極４の表面を露出させる。
【００３３】図７を参照して、第１のコンタクトホール
６ａを通ってゲート電極４に接続する配線層２０ａと第
２のコンタクトホール６ｂを通って不純物拡散層３に接
続される配線層２０ｂを形成すると、半導体装置が完成
する。
６ａを通ってゲート電極４に接続する配線層２０ａと第
２のコンタクトホール６ｂを通って不純物拡散層３に接
続される配線層２０ｂを形成すると、半導体装置が完成
する。
【００３４】なお、図５を参照して、ストッパ膜９ａを
構成するＳｉ3 Ｎ4 は、ＳｉＯ2 系の膜に比べて、膜応
力が大きく、下地の素子に影響を与えることが懸念され
る。そのような場合は、ストッパ膜９ａの下に、数百Å
程度のＳｉＯ2 膜あるいはＳｉＯＮ膜を設けてもよい。
構成するＳｉ3 Ｎ4 は、ＳｉＯ2 系の膜に比べて、膜応
力が大きく、下地の素子に影響を与えることが懸念され
る。そのような場合は、ストッパ膜９ａの下に、数百Å
程度のＳｉＯ2 膜あるいはＳｉＯＮ膜を設けてもよい。
【００３５】ゲート電極となる材料層４ａは、ポリシリ
コン単層膜でもよいし、ポリシリコンと、Ｍｏ、Ｗ、Ｔ
ｉ等の高融点金属のシリサイドとの、積層膜（ポリサイ
ドという）でもよい。ゲート電極４を、ポリシリコンと
高融点金属シリサイドとの積層膜で形成する従来技術の
場合、第１のコンタクトホール６ａを形成するときのオ
ーバーエッチングにより、第１のコンタクトホール６ａ
内のシリサイドが除去されてしまうと、コンタクト抵抗
が上昇するという問題が発生する。しかし、実施の形態
１のように、エッチングのストッパとなるストッパ膜９
ａをゲート電極４の上に形成していると、第１のコンタ
クトホール６ａ内のシリサイドは除去されない。
コン単層膜でもよいし、ポリシリコンと、Ｍｏ、Ｗ、Ｔ
ｉ等の高融点金属のシリサイドとの、積層膜（ポリサイ
ドという）でもよい。ゲート電極４を、ポリシリコンと
高融点金属シリサイドとの積層膜で形成する従来技術の
場合、第１のコンタクトホール６ａを形成するときのオ
ーバーエッチングにより、第１のコンタクトホール６ａ
内のシリサイドが除去されてしまうと、コンタクト抵抗
が上昇するという問題が発生する。しかし、実施の形態
１のように、エッチングのストッパとなるストッパ膜９
ａをゲート電極４の上に形成していると、第１のコンタ
クトホール６ａ内のシリサイドは除去されない。
【００３６】実施の形態２ 図８は、実施の形態２に係る半導体装置の断面図であ
る。当該半導体装置は、シリコン基板１を備える。シリ
コン基板１の上に、活性領域を他の活性領域から分離す
るためのＬＯＣＯＳ酸化膜２が設けられている。活性領
域に、不純物拡散層３が設けられている。ＬＯＣＯＳ酸
化膜２の上に、ゲート電極４が設けられている。ゲート
電極４および不純物拡散層３を覆うように、シリコン基
板１の上全面にストッパ膜９ａが設けられている。スト
ッパ膜９ａを介在させて、シリコン基板１の上に層間絶
縁膜５が設けられている。層間絶縁膜５とストッパ膜９
ａを、不純物拡散層の表面を露出させるコンタクトホー
ル６ｂが貫通している。層間絶縁膜５とストッパ膜９ａ
を、ゲート電極４の表面を露出させるコンタクトホール
６ａが貫通している。
る。当該半導体装置は、シリコン基板１を備える。シリ
コン基板１の上に、活性領域を他の活性領域から分離す
るためのＬＯＣＯＳ酸化膜２が設けられている。活性領
域に、不純物拡散層３が設けられている。ＬＯＣＯＳ酸
化膜２の上に、ゲート電極４が設けられている。ゲート
電極４および不純物拡散層３を覆うように、シリコン基
板１の上全面にストッパ膜９ａが設けられている。スト
ッパ膜９ａを介在させて、シリコン基板１の上に層間絶
縁膜５が設けられている。層間絶縁膜５とストッパ膜９
ａを、不純物拡散層の表面を露出させるコンタクトホー
ル６ｂが貫通している。層間絶縁膜５とストッパ膜９ａ
を、ゲート電極４の表面を露出させるコンタクトホール
６ａが貫通している。
【００３７】次に、実施の形態２に係る半導体装置の製
造方法について説明する。図９を参照して、シリコン基
板１の表面中に、ＬＯＣＯＳ酸化膜２と不純物拡散層３
を形成する。ＬＯＣＯＳ酸化膜２の上に、ゲート電極
（ポリシリコン電極）４を形成する。ゲート電極４を被
覆するように、シリコン基板１の上全面にＳｉ3 Ｎ4 等
のストッパ膜９を形成する。ストッパ膜９を介在させ
て、シリコン基板１の表面全面に層間絶縁膜５を形成す
る。
造方法について説明する。図９を参照して、シリコン基
板１の表面中に、ＬＯＣＯＳ酸化膜２と不純物拡散層３
を形成する。ＬＯＣＯＳ酸化膜２の上に、ゲート電極
（ポリシリコン電極）４を形成する。ゲート電極４を被
覆するように、シリコン基板１の上全面にＳｉ3 Ｎ4 等
のストッパ膜９を形成する。ストッパ膜９を介在させ
て、シリコン基板１の表面全面に層間絶縁膜５を形成す
る。
【００３８】図１０を参照して、層間絶縁膜５中に、ゲ
ート電極４に至る第１のコンタクトホール６ａと不純物
拡散層３に至る第２のコンタクトホール６ｂを形成す
る。続けて、図１１を参照して、第１のコンタクトホー
ル６ａおよび第２のコンタクトホール６ｂの底の、エッ
チングストッパ膜９を除去する。
ート電極４に至る第１のコンタクトホール６ａと不純物
拡散層３に至る第２のコンタクトホール６ｂを形成す
る。続けて、図１１を参照して、第１のコンタクトホー
ル６ａおよび第２のコンタクトホール６ｂの底の、エッ
チングストッパ膜９を除去する。
【００３９】この方法によると、第１のコンタクトホー
ル６ａの部分において、ゲート電極４の表面にえぐれは
生じない。また、第２のコンタクトホール６ｂにおい
て、エッチングストッパ膜９とＬＯＣＯＳ酸化膜２との
間における、エッチング選択比が大きくなるため、第２
のコンタクトホール６ｂが、図のように、ＬＯＣＯＳ酸
化膜２の端部にかかっても、ＬＯＣＯＳ酸化膜２はエッ
チングされず、ひいては、第２のコンタクトホール６ｂ
がシリコン基板１まで到達することはない。このため、
ＬＯＣＯＳ酸化膜２と第２のコンタクトホール６ｂ間の
距離を、重ね合わせ余裕以下に設計することが可能とな
り、微細化を有利に行なうことができるという効果があ
る。
ル６ａの部分において、ゲート電極４の表面にえぐれは
生じない。また、第２のコンタクトホール６ｂにおい
て、エッチングストッパ膜９とＬＯＣＯＳ酸化膜２との
間における、エッチング選択比が大きくなるため、第２
のコンタクトホール６ｂが、図のように、ＬＯＣＯＳ酸
化膜２の端部にかかっても、ＬＯＣＯＳ酸化膜２はエッ
チングされず、ひいては、第２のコンタクトホール６ｂ
がシリコン基板１まで到達することはない。このため、
ＬＯＣＯＳ酸化膜２と第２のコンタクトホール６ｂ間の
距離を、重ね合わせ余裕以下に設計することが可能とな
り、微細化を有利に行なうことができるという効果があ
る。
【００４０】すなわち、従来の装置では、ＬＯＣＯＳ酸
化膜２と第２のコンタクトホール６ｂとの間を、少なく
とも、０．２〜０．３μｍあけておかなければ、第２の
コンタクトホール６ｂがずれて形成された場合に、図２
４に示すようなリーク問題が生じていたが、実施の形態
２によれば、ＬＯＣＯＳ酸化膜２と第２のコンタクトホ
ール６ｂの距離をいくら縮めても、リーク問題は発生し
ない。
化膜２と第２のコンタクトホール６ｂとの間を、少なく
とも、０．２〜０．３μｍあけておかなければ、第２の
コンタクトホール６ｂがずれて形成された場合に、図２
４に示すようなリーク問題が生じていたが、実施の形態
２によれば、ＬＯＣＯＳ酸化膜２と第２のコンタクトホ
ール６ｂの距離をいくら縮めても、リーク問題は発生し
ない。
【００４１】図１２を参照して、ゲート電極４に接続す
る配線層２０ａと不純物拡散層３に接続する配線層２０
ｂを形成すると、半導体装置が完成する。
る配線層２０ａと不純物拡散層３に接続する配線層２０
ｂを形成すると、半導体装置が完成する。
【００４２】なお、図１３を参照して、ゲート電極４の
表面に、かつ不純物拡散層３の表面に、Ｔｉ，Ｃｏ，Ｎ
ｉ，Ｗ等の高融点金属のシリサイド１００（self-align
ed silicide ：サリサイド）を形成することによって、
低抵抗化を図ることができるという効果がさらに得られ
る。
表面に、かつ不純物拡散層３の表面に、Ｔｉ，Ｃｏ，Ｎ
ｉ，Ｗ等の高融点金属のシリサイド１００（self-align
ed silicide ：サリサイド）を形成することによって、
低抵抗化を図ることができるという効果がさらに得られ
る。
【００４３】実施の形態３ 図１４は、実施の形態３に係る半導体装置の断面図であ
る。実施の形態３に係る半導体装置は、シリコン基板１
を備える。シリコン基板１の表面中に、ＬＯＣＯＳ酸化
膜２が形成されている。シリコン基板１の上に、ゲート
電極４が形成されている。シリコン基板１の主表面中で
あって、ゲート電極４の両側に、ＬＤＤ構造の１対の不
純物拡散層３が設けられている。ゲート電極４の表面を
被覆するように、シリコン基板１の上にストッパ膜９が
設けられている。ストッパ膜９を介在させて、シリコン
基板１の上に層間絶縁膜５が設けられている。層間絶縁
膜５およびストッパ膜９を、ゲート電極４の表面の一部
および不純物拡散層３の表面の一部を同時に露出させる
シェアードコンタクトホール６が貫通している。ストッ
パ膜９は、層間絶縁膜（ＳｉＯ2 ）５よりも、エッチン
グ選択比の高い材料（たとえばシリコン窒化膜）で形成
される。
る。実施の形態３に係る半導体装置は、シリコン基板１
を備える。シリコン基板１の表面中に、ＬＯＣＯＳ酸化
膜２が形成されている。シリコン基板１の上に、ゲート
電極４が形成されている。シリコン基板１の主表面中で
あって、ゲート電極４の両側に、ＬＤＤ構造の１対の不
純物拡散層３が設けられている。ゲート電極４の表面を
被覆するように、シリコン基板１の上にストッパ膜９が
設けられている。ストッパ膜９を介在させて、シリコン
基板１の上に層間絶縁膜５が設けられている。層間絶縁
膜５およびストッパ膜９を、ゲート電極４の表面の一部
および不純物拡散層３の表面の一部を同時に露出させる
シェアードコンタクトホール６が貫通している。ストッ
パ膜９は、層間絶縁膜（ＳｉＯ2 ）５よりも、エッチン
グ選択比の高い材料（たとえばシリコン窒化膜）で形成
される。
【００４４】次に、実施の形態３に係る半導体装置の製
造方法について説明する。図１５を参照して、シリコン
基板１の表面にＬＯＣＯＳ酸化膜２を形成する。シリコ
ン基板１の上にゲート電極４を形成する。ゲート電極４
の両側に不純物拡散層３を形成する。ＳｉＯ2 で形成さ
れたサイドウォールスペーサ１０ａ，１０ｂをゲート電
極４の側壁に形成する。サイドウォールスペーサ１０
ａ，１０ｂをマスクにして、シリコン基板１の表面中に
不純物を注入し、ＬＤＤ構造の１対の不純物拡散層３を
形成する。ゲート電極４を被覆するように、シリコン基
板１の上に層間絶縁膜５を形成する。
造方法について説明する。図１５を参照して、シリコン
基板１の表面にＬＯＣＯＳ酸化膜２を形成する。シリコ
ン基板１の上にゲート電極４を形成する。ゲート電極４
の両側に不純物拡散層３を形成する。ＳｉＯ2 で形成さ
れたサイドウォールスペーサ１０ａ，１０ｂをゲート電
極４の側壁に形成する。サイドウォールスペーサ１０
ａ，１０ｂをマスクにして、シリコン基板１の表面中に
不純物を注入し、ＬＤＤ構造の１対の不純物拡散層３を
形成する。ゲート電極４を被覆するように、シリコン基
板１の上に層間絶縁膜５を形成する。
【００４５】図１６を参照して、層間絶縁膜５中に、ゲ
ート電極４の表面の一部および不純物拡散層３の表面の
一部を同時に露出させるシェアードコンタクトホール６
を形成する。この際、エッチングストッパ膜９が存在し
ているため、シェアードコンタクトホール６内のサイド
ウォールスペーサ１０ａを、ゲート電極４のオーバーエ
ッチングなしに完全に除去できる。
ート電極４の表面の一部および不純物拡散層３の表面の
一部を同時に露出させるシェアードコンタクトホール６
を形成する。この際、エッチングストッパ膜９が存在し
ているため、シェアードコンタクトホール６内のサイド
ウォールスペーサ１０ａを、ゲート電極４のオーバーエ
ッチングなしに完全に除去できる。
【００４６】図１７を参照して、シェアードコンタクト
ホール６の底のエッチングストッパ膜９をエッチング除
去する。図１８を参照して、ゲート電極４および不純物
拡散層３に接続される配線層をシリコン基板１の上に形
成する。ゲート電極４の側面も電気的接続に寄与するの
で、安定したシェアードコンタクトになる。また、シェ
アードコンタクトホール６の大きさを縮小することも可
能となり、微細化に効果がある。なお、サイドウォール
スペーサ１０ａがない構造の半導体装置であっても、ゲ
ート電極４のオーバーエッチングがなくなるので、ゲー
ト電極４の表面がえぐれないという効果は依然として存
在する。
ホール６の底のエッチングストッパ膜９をエッチング除
去する。図１８を参照して、ゲート電極４および不純物
拡散層３に接続される配線層をシリコン基板１の上に形
成する。ゲート電極４の側面も電気的接続に寄与するの
で、安定したシェアードコンタクトになる。また、シェ
アードコンタクトホール６の大きさを縮小することも可
能となり、微細化に効果がある。なお、サイドウォール
スペーサ１０ａがない構造の半導体装置であっても、ゲ
ート電極４のオーバーエッチングがなくなるので、ゲー
ト電極４の表面がえぐれないという効果は依然として存
在する。
【００４７】実施の形態４ 実施の形態１〜３では、素子分離領域を層間絶縁膜で形
成する場合を例示したが、この発明はこれに限られるも
のでなく、図１９に示すように、トレンチ分離型の半導
体装置に本発明を適用することもできる。
成する場合を例示したが、この発明はこれに限られるも
のでなく、図１９に示すように、トレンチ分離型の半導
体装置に本発明を適用することもできる。
【００４８】図１９に示す装置は、以下の点を除いて、
実施の形態２に係る半導体装置と同じであるので、同一
または相当する部分には同一の参照番号を付し、その説
明を繰返さない。
実施の形態２に係る半導体装置と同じであるので、同一
または相当する部分には同一の参照番号を付し、その説
明を繰返さない。
【００４９】図１９に示す半導体装置と、実施の形態３
に係る半導体装置と異なる点は、素子分離領域をトレン
チ分離で形成している点である。図１９を参照して、素
子分離領域は、シリコン基板１の表面に形成されたトレ
ンチ４０とトレンチ４０内に埋込まれたシリコン酸化膜
４１とで形成されている。このようなトレンチ分離を有
する半導体装置であっても、実施の形態１−４に示す半
導体装置と同様の効果を奏する。
に係る半導体装置と異なる点は、素子分離領域をトレン
チ分離で形成している点である。図１９を参照して、素
子分離領域は、シリコン基板１の表面に形成されたトレ
ンチ４０とトレンチ４０内に埋込まれたシリコン酸化膜
４１とで形成されている。このようなトレンチ分離を有
する半導体装置であっても、実施の形態１−４に示す半
導体装置と同様の効果を奏する。
【００５０】
【発明の効果】以上説明したとおり、請求項１に係る半
導体装置によれば、ストッパ膜が、層間絶縁膜よりもエ
ッチング選択比の高い材料で形成されているので、ゲー
ト電極の表面がえぐれていない半導体装置が得られると
いう効果を奏する。
導体装置によれば、ストッパ膜が、層間絶縁膜よりもエ
ッチング選択比の高い材料で形成されているので、ゲー
ト電極の表面がえぐれていない半導体装置が得られると
いう効果を奏する。
【００５１】請求項２に係る半導体装置によれば、スト
ッパ膜が、層間絶縁膜よりもエッチング選択比の高い材
料で形成されているので、ゲート電極の表面がえぐれて
いない半導体装置が得られる。
ッパ膜が、層間絶縁膜よりもエッチング選択比の高い材
料で形成されているので、ゲート電極の表面がえぐれて
いない半導体装置が得られる。
【００５２】請求項３に係る半導体装置によれば、素子
分離領域と第２のコンタクトホールの距離をいくらでも
縮めることができる半導体装置が得られるという効果を
奏する。
分離領域と第２のコンタクトホールの距離をいくらでも
縮めることができる半導体装置が得られるという効果を
奏する。
【００５３】請求項４に係る半導体装置によれば、素子
分離領域がＬＯＣＯＳ酸化膜で形成されているので、汎
用のＬＯＣＯＳ法でこれを形成することができるという
効果を奏する。
分離領域がＬＯＣＯＳ酸化膜で形成されているので、汎
用のＬＯＣＯＳ法でこれを形成することができるという
効果を奏する。
【００５４】請求項５に係る半導体装置によれば、素子
分離領域をトレンチ分離で形成しているので、汎用のエ
ッチング手段で容易に形成することができる。
分離領域をトレンチ分離で形成しているので、汎用のエ
ッチング手段で容易に形成することができる。
【００５５】請求項６に記載の半導体装置によれば、ゲ
ート電極を高融点金属のポリサイドで形成しているの
で、低抵抗のゲート電極が得られるという効果を奏す
る。
ート電極を高融点金属のポリサイドで形成しているの
で、低抵抗のゲート電極が得られるという効果を奏す
る。
【００５６】請求項７に係る半導体装置によれば、ゲー
ト電極の上および不純物拡散層の上に、高融点金属シリ
サイドを形成しているので、低抵抗化を図ることができ
るという効果を奏する。
ト電極の上および不純物拡散層の上に、高融点金属シリ
サイドを形成しているので、低抵抗化を図ることができ
るという効果を奏する。
【００５７】請求項８に係る半導体装置によれば、ゲー
ト電極が素子分離領域の上に形成されており、高低差が
最大になる。かかる場合においても、ゲート電極の表面
がえぐれていない半導体装置が得られるという効果を奏
する。
ト電極が素子分離領域の上に形成されており、高低差が
最大になる。かかる場合においても、ゲート電極の表面
がえぐれていない半導体装置が得られるという効果を奏
する。
【００５８】請求項９に係る半導体装置によれば、ゲー
ト電極の表面がえぐれていない、シェアードコンタクト
を有する半導体装置が得られるという効果を奏する。
ト電極の表面がえぐれていない、シェアードコンタクト
を有する半導体装置が得られるという効果を奏する。
【００５９】請求項１０に係る半導体装置の製造方法に
よれば、ゲート電極の表面にえぐれが生じていない半導
体装置が得られるという効果を奏する。
よれば、ゲート電極の表面にえぐれが生じていない半導
体装置が得られるという効果を奏する。
【００６０】請求項１１に係る半導体装置によれば、コ
ンタクトホールを、その位置が素子分離領域と活性領域
との境界から０．２μｍよりも少ない距離内にくるよう
に、形成するので、微細化を図ることができるという効
果を奏する。
ンタクトホールを、その位置が素子分離領域と活性領域
との境界から０．２μｍよりも少ない距離内にくるよう
に、形成するので、微細化を図ることができるという効
果を奏する。
【００６１】請求項１２に係る半導体装置の製造方法に
よれば、ゲート電極の上方位置に、ストッパ膜の表面を
露出させる第２のコンタクトホールを形成するので、ゲ
ート電極の表面がえぐれていない半導体装置が得られる
という効果を奏する。
よれば、ゲート電極の上方位置に、ストッパ膜の表面を
露出させる第２のコンタクトホールを形成するので、ゲ
ート電極の表面がえぐれていない半導体装置が得られる
という効果を奏する。
【００６２】請求項１３に係る半導体装置の製造方法に
よれば、素子分離領域をＬＯＣＯＳ酸化膜で形成するの
で、汎用のＬＯＣＯＳ法を使用できる。
よれば、素子分離領域をＬＯＣＯＳ酸化膜で形成するの
で、汎用のＬＯＣＯＳ法を使用できる。
【００６３】請求項１４に係る半導体装置の製造方法に
よれば、素子分離領域をトレンチ分離で形成するので、
汎用のエッチング技術を用いて形成することができる。
よれば、素子分離領域をトレンチ分離で形成するので、
汎用のエッチング技術を用いて形成することができる。
【図１】 実施の形態１に係る半導体装置の断面図であ
る。
る。
【図２】 図１に示す半導体装置の平面図である。
【図３】 実施の形態１に係る半導体装置の製造方法の
順序の第１の工程における半導体装置の断面図である。
順序の第１の工程における半導体装置の断面図である。
【図４】 実施の形態１に係る半導体装置の製造方法の
順序の第２の工程における半導体装置の断面図である。
順序の第２の工程における半導体装置の断面図である。
【図５】 実施の形態１に係る半導体装置の製造方法の
順序の第３の工程における半導体装置の断面図である。
順序の第３の工程における半導体装置の断面図である。
【図６】 実施の形態１に係る半導体装置の製造方法の
順序の第４の工程における半導体装置の断面図である。
順序の第４の工程における半導体装置の断面図である。
【図７】 実施の形態１に係る半導体装置の製造方法の
順序の第５の工程における半導体装置の断面図である。
順序の第５の工程における半導体装置の断面図である。
【図８】 実施の形態２に係る半導体装置の断面図であ
る。
る。
【図９】 実施の形態２に係る半導体装置の製造方法の
順序の第１の工程における半導体装置の断面図である。
順序の第１の工程における半導体装置の断面図である。
【図１０】 実施の形態２に係る半導体装置の製造方法
の順序の第２の工程における半導体装置の断面図であ
る。
の順序の第２の工程における半導体装置の断面図であ
る。
【図１１】 実施の形態２に係る半導体装置の製造方法
の順序の第３の工程における半導体装置の断面図であ
る。
の順序の第３の工程における半導体装置の断面図であ
る。
【図１２】 実施の形態２に係る半導体装置の製造方法
の順序の第４の工程における半導体装置の断面図であ
る。
の順序の第４の工程における半導体装置の断面図であ
る。
【図１３】 実施の形態２に係る半導体装置の、他の態
様の断面図である。
様の断面図である。
【図１４】 実施の形態３に係る半導体装置の断面図で
ある。
ある。
【図１５】 実施の形態３に係る半導体装置の製造方法
の順序の第１の工程における半導体装置の断面図であ
る。
の順序の第１の工程における半導体装置の断面図であ
る。
【図１６】 実施の形態３に係る半導体装置の製造方法
の順序の第２の工程における半導体装置の断面図であ
る。
の順序の第２の工程における半導体装置の断面図であ
る。
【図１７】 実施の形態３に係る半導体装置の製造方法
の順序の第３の工程における半導体装置の断面図であ
る。
の順序の第３の工程における半導体装置の断面図であ
る。
【図１８】 実施の形態３に係る半導体装置の製造方法
の順序の第４の工程における半導体装置の断面図であ
る。
の順序の第４の工程における半導体装置の断面図であ
る。
【図１９】 実施の形態４に係る半導体装置の断面図で
ある。
ある。
【図２０】 従来の半導体装置の製造方法の順序の第１
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図２１】 従来の半導体装置の製造方法の順序の第２
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図２２】 従来の半導体装置の製造方法の順序の第３
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図２３】 他の従来の半導体装置の製造方法の順序の
第１の工程における半導体装置の断面図である。
第１の工程における半導体装置の断面図である。
【図２４】 他の従来の半導体装置の製造方法の順序の
第２の工程における半導体装置の断面図である。
第２の工程における半導体装置の断面図である。
１ シリコン基板、２ ＬＯＣＯＳ酸化膜、３ 不純物
拡散層、４ ゲート電極、５ 層間絶縁膜、６ａ 第１
のコンタクトホール、６ｂ 第２のコンタクトホール、
９ａ ストッパ膜、２０ａ，２０ｂ 配線層。
拡散層、４ ゲート電極、５ 層間絶縁膜、６ａ 第１
のコンタクトホール、６ｂ 第２のコンタクトホール、
９ａ ストッパ膜、２０ａ，２０ｂ 配線層。
Claims (14)
- 【請求項１】 半導体基板と、 前記半導体基板の上に設けられ、活性領域を他の活性領
域から分離するための素子分離領域と、 前記活性領域に設けられた不純物拡散層と、 前記半導体基板の上に設けられたゲート電極と、 前記ゲート電極の上に設けられたストッパ膜と、 前記ゲート電極を覆うように前記半導体基板の上に設け
られた層間絶縁膜と、 前記層間絶縁膜と前記ストッパ膜を貫通し、前記ゲート
電極の表面を露出させる第１のコンタクトホールと、 前記層間絶縁膜中に設けられ、前記不純物拡散層の表面
を露出させるための第２のコンタクトホールと、を備
え、 前記ストッパ膜は、前記層間絶縁膜よりもエッチング選
択比の高い材料で形成されている、半導体装置。 - 【請求項２】 半導体基板と、 前記半導体基板の上に設けられ、活性領域を他の活性領
域から分離するための素子分離領域と、 前記活性領域に設けられた不純物拡散層と、 前記半導体基板の上に設けられたゲート電極と、 前記ゲート電極および前記不純物拡散層を覆うように、
前記半導体基板の上に設けられたストッパ膜と、 前記ストッパ膜を介在させて、前記半導体基板の上に設
けられた層間絶縁膜と、 前記層間絶縁膜と前記ストッパ膜を貫通し、前記不純物
拡散層の表面を露出させる第１のコンタクトホールと、
を備え、 前記ストッパ膜は、前記層間絶縁膜よりもエッチング選
択比の高い材料で形成されている、半導体装置。 - 【請求項３】 前記層間絶縁膜と前記ストッパ膜を貫通
し、前記ゲート電極の表面を露出させる第２のコンタク
トホールを、さらに備える、請求項２に記載の半導体装
置。 - 【請求項４】 前記素子分離領域は、前記半導体基板の
表面に設けられたＬＯＣＯＳ酸化膜で形成されている、
請求項１または２に記載の半導体装置。 - 【請求項５】 前記素子分離領域は、前記半導体基板の
表面に形成されたトレンチと、該トレンチ内に埋込まれ
た酸化膜とで形成される、請求項１または請求項２に記
載の半導体装置。 - 【請求項６】 前記ゲート電極は、高融点金属のポリサ
イドで形成される、請求項１または２に記載の半導体装
置。 - 【請求項７】 前記ゲート電極の上および前記不純物拡
散層の上には、高融点金属シリサイドが形成されてい
る、請求項１または２に記載の半導体装置。 - 【請求項８】 前記ゲート電極は、前記素子分離領域の
上に形成されている、請求項１または２に記載の半導体
装置。 - 【請求項９】 半導体基板と、 前記半導体基板の上に形成されたゲート電極と、 前記半導体基板の表面中であって、前記ゲート電極の両
側に設けられた１対の不純物拡散層と、 前記ゲート電極および前記不純物拡散層を覆うように、
前記半導体基板の上に設けられたストッパ膜と、 前記ストッパ膜を覆うように前記半導体基板の上に設け
られた層間絶縁膜と、 前記層間絶縁膜および前記ストッパ膜を貫通し、前記ゲ
ート電極の表面の一部および前記不純物拡散層の表面の
一部を同時に露出させるシェアードコンタクトホール
と、を備え、 前記ストッパ膜は前記層間絶縁膜よりもエッチング選択
比の高い材料で形成されている、半導体装置。 - 【請求項１０】 層間絶縁膜中に設けられたコンタクト
ホールを有する半導体装置の製造方法であって、 半導体基板の上に、活性領域を他の活性領域から分離す
るための素子分離領域を形成する工程と、 前記活性領域に不純物拡散層を形成する工程と、 前記素子分離領域の上にゲート電極を形成する工程と、 前記ゲート電極および前記不純物拡散層を覆うように、
前記半導体基板の上に、前記層間絶縁膜よりもエッチン
グ選択比の高い材料で形成されたストッパ膜を形成する
工程と、 前記ストッパ膜を覆うように前記半導体基板の上に前記
層間絶縁膜を形成する工程と、 前記層間絶縁膜中であって、かつ前記素子分離領域と前
記活性領域との境界の近傍であって、さらに前記不純物
拡散層の上方位置に、前記ストッパ膜の表面を露出させ
るための第１のコンタクトホールを形成する工程と、 前記第１のコンタクトホールによって露出した、前記ス
トッパ膜をエッチング除去し、前記不純物拡散層の表面
を露出させる工程と、を備えた半導体装置の製造方法。 - 【請求項１１】 前記コンタクトホールを、その位置が
前記素子分離領域と前記活性領域との境界から０．２μ
ｍよりも少ない距離内に形成する、請求項１０に記載の
半導体装置の製造方法。 - 【請求項１２】 前記第１のコンタクトホールの形成と
同時に、前記層間絶縁膜中であって、かつ前記ゲート電
極の上方位置に、前記ストッパ膜の表面を露出させる第
２のコンタクトホールを形成する工程を備える、請求項
１０に記載の半導体装置の製造方法。 - 【請求項１３】 前記素子分離領域を、前記半導体基板
の表面に設けられたＬＯＣＯＳ酸化膜で形成する、請求
項１０に記載の半導体装置の製造方法。 - 【請求項１４】 前記素子分離領域を、前記半導体基板
の表面に形成されたトレンチと、該トレンチ内に埋込ま
れた酸化膜とで形成する、請求項１０に記載の半導体装
置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10000019A JPH11195704A (ja) | 1998-01-05 | 1998-01-05 | 半導体装置およびその製造方法 |
| US09/111,882 US6060765A (en) | 1998-01-05 | 1998-07-08 | Semiconductor device and a method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10000019A JPH11195704A (ja) | 1998-01-05 | 1998-01-05 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11195704A true JPH11195704A (ja) | 1999-07-21 |
Family
ID=11462709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10000019A Pending JPH11195704A (ja) | 1998-01-05 | 1998-01-05 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6060765A (ja) |
| JP (1) | JPH11195704A (ja) |
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1998
- 1998-01-05 JP JP10000019A patent/JPH11195704A/ja active Pending
- 1998-07-08 US US09/111,882 patent/US6060765A/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| US6060765A (en) | 2000-05-09 |
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