JPH06224149A - 半導体装置における金属配線用コンタクトホールの形成方法 - Google Patents

半導体装置における金属配線用コンタクトホールの形成方法

Info

Publication number
JPH06224149A
JPH06224149A JP5309259A JP30925993A JPH06224149A JP H06224149 A JPH06224149 A JP H06224149A JP 5309259 A JP5309259 A JP 5309259A JP 30925993 A JP30925993 A JP 30925993A JP H06224149 A JPH06224149 A JP H06224149A
Authority
JP
Japan
Prior art keywords
barrier metal
forming
layer
contact
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP5309259A
Other languages
English (en)
Other versions
JP2550286B2 (ja
Inventor
Young-Kwon Jun
ジュン ヨウング−クオン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Goldstar Electron Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Goldstar Electron Co Ltd filed Critical Goldstar Electron Co Ltd
Publication of JPH06224149A publication Critical patent/JPH06224149A/ja
Application granted granted Critical
Publication of JP2550286B2 publication Critical patent/JP2550286B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】アスペクト比が2以上でも、コンタクトホール
の最底部でのバリアメタルの保全性を改善して、金属配
線の接触特性を改善すること。 【構成】上記目的は、金属配線を半導体基板に接続する
コンタクトホールの形成方法で、下記工程を含む方法と
することによって達成することができる:半導体基板上
に、金属配線に接続すべき接触面を形成する工程;該接
触面上に、側面を導電層から絶縁した小穴を形成する工
程;上記小穴の底面及び側面にバリアメタル接触部を形
成する工程;半導体基板の全表面に絶縁層を形成する工
程;バリアメタル接触部上の絶縁層の所定部分を除去す
ることによってコンタクトホールを形成する工程。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体装置における金属
配線用のコンタクトホールの形成方法に係り、特に、コ
ンタクト面におけるバリアメタルの保全性の改善を可能
にする方法に関する。
【0002】
【従来の技術】半導体装置の金属配線形成の従来の方法
では、コンタクト面に堆積さるべきバリアメタルのスパ
ッタリングプロセスにおけるコンタクトホールのシャド
ウ効果によって、コンタクトホールのアスペクト比が増
大するので、段差被覆性及びバリアメタルの保全性が低
下してしまう。
【0003】図3に半導体装置の金属配線形成の従来の
方法を説明するための半導体の部分断面図を示す。ま
ず、図の(A)に示したように、シリコン基体11上に、ゲ
ート酸化シリコン層12、ゲート用のポリシリコン層13及
びキャップゲート酸化シリコン層14を順次堆積させる。
次に、図の(B)に示すように、キャップゲート酸化シリ
コン14、ポリシリコン層13、ゲート酸化シリコン層12を
ホトリソグラフィ法によってエッチングして、ゲート1
3'を形成し、シリコン基体11の一部を露出させ、該露出
部にイオン注入を行い、加熱処理を施すことによってソ
ース/ドレイン接合を形成させる。次いで、図の(C)に示
すように、表面、すなわちキャップゲート酸化シリコン
層14のゲート13'の側面、及びソース/ドレイン接合上に
酸化シリコン層を堆積させる。
【0004】次いで、ゲート13'の側面に側壁スペーサ
を形成し、酸化シリコン層16を異方的にエッチングする
ことによってキャップゲート酸化シリコン14を形成す
る。図には示していないが、側壁スペーサ16を形成した
後にビット配線及びキャパシタを形成すると、回路部と
セル部との間に高さ1μm以上の起伏が生じる。従っ
て、5000Å以上の BPSG 17 あるいは 03−USG(ozone‐u
ndoped silicate glass:オゾンをドープしていないシリ
ケートガラス)を堆積させ、起伏を除去するための平坦
化を行うことによって、ホトリソグラフィ用の焦点深度
を確保する。
【0005】次に、図の(D)に示すように、回路部上
に、1μm以上の厚さで絶縁層17を形成する。
【0006】次に、図の(E)に示すように、ソース/ドレ
イン上に、ホトリソグラフィによって、コンタクトホー
ルを開ける。ここで、コンタクトホールの直径が0.5μm
以下の場合には、コンタクトホール18のアスペクト比は
2以上となる。
【0007】次に、図の(F)に示すように、スパッタリ
ング法によって、コンタクトホール18中及び絶縁層17上
にバリアメタル19を形成する。ここで、バリアメタルと
しては、Ti、TiN、TiW、MoSi2等の何れか一つが用いら
れる。
【0008】コンタクトホールのアスペクト比が2以上
の場合には、ソース/ドレイン15上へのバリアメタル19
の段差被覆性は、コンタクトホール18のシャドウ効果に
よって低下し、コンタクトホールの隅部分19'でのバリ
アメタルの保全性が低くなる。ある場合には、バリアメ
タルが角部にスパッタせず、次の工程で形成される金属
がシリコン表面に直接接することとなる。
【0009】ソース/ドレイン15のシリコン及び金属配
線(図示せず。例えば Al)の金属がバリアメタルが堆積
されていないソース/ドレイン15の外辺で直接接触する
ために、スパイキング現象が生じ、接続特性が悪くなる
結果となる。
【0010】
【発明が解決しようとする課題】上述したような従来技
術の問題点を解決するために、本発明では、アスペクト
比が2以上でも、コンタクトホールの最底部でのバリア
メタルの保全性を改善して、金属配線の接触特性を改善
する。
【0011】
【課題を解決するための手段】本発明の目的は、コンタ
クトホールを通して金属配線を半導体基板に接続するコ
ンタクトホールの形成方法で、下記工程を含む方法を提
供することにある:半導体基板上に、金属配線に接続す
べき接触面を形成する工程;該接触面上に、側面を導電
層から絶縁した小穴を形成する工程;上記小穴の底面及
び側面にバリアメタル接触部を形成する工程;半導体基
板の全表面に絶縁層を形成する工程;バリアメタル接触
部上の絶縁層の所定部分を除去することによってコンタ
クトホールを形成する工程。
【0012】本発明の他の目的は、コンタクトホールを
通して金属配線を半導体基板に接続するコンタクトホー
ルの形成方法で、下記工程を含む方法を提供することに
ある:半導体基板上に、ゲート酸化シリコン層、ゲート
用のポリシリコン層、キャップゲート酸化シリコン層を
順次堆積する工程;ゲート電極パターンを作成するため
にキャップゲート酸化シリコン層、ポリシリコン層、ゲ
ート酸化シリコン層をエッチングし、ホトリソグラフィ
法によって半導体基板の所定部分を露出させる工程;半
導体基板の露出部分にイオン注入及び熱拡散によってソ
ース/ドレイン接合を形成する工程;表面に酸化シリコ
ン層を堆積し、エッチングバックして、ゲート及びキャ
ップゲート酸化シリコンの側面に側壁スペーサを形成す
る工程;キャップゲート酸化シリコン層上側壁スペーサ
の側面及びソース/ドレイン接合上にバリアメタル層を
堆積する工程;バリアメタル層上に第1の絶縁層を堆積
する工程;ホトリソグラフィ法によって、第1の絶縁層
とともに、接触面を十分に被覆するバリアメタル保護層
を形成する工程;バリアメタル保護層をマスクとしてバ
リアメタル層をエッチングして、バリアメタル接触部を
形成する工程;キャップゲート酸化シリコン、側壁スペ
ーサ、バリアメタル上の酸化シリコンに対してエッチン
グ選択性を有する表面上に第2の絶縁層を堆積する工
程;シリコン基板上にセル形成のプロセスを施す工程;
表面上に第3の絶縁層を形成する工程;第3、第2、第
1の絶縁層をエッチングすることによって、バリアメタ
ル接触部上にコンタクトホールを形成する工程。
【0013】本発明の第3の目的は、半導体装置の金属
配線へのコンタクトホールを形成する方法で、下記工程
からなる方法を提供することにある:半導体基板上にゲ
ート酸化シリコン、ポリシリコン、キャップゲート酸化
シリコンを順次堆積する工程;キャップゲート酸化シリ
コン、ポリシリコン、ゲート酸化シリコンをエッチング
することによってゲートを形成し、半導体基板の所定部
分を露出させる工程;イオン注入及び熱拡散によって半
導体基板の露出部分に接触面を形成する工程;接触面上
に第1の絶縁層を堆積し、エッチンバックすることによ
って、二つのゲート電極間を絶縁物側壁で絶縁した小穴
を形成する工程;該小穴内にバリアメタル接触部を形成
する工程;基板上にビットライン及びキャパシタを形成
する工程;シリコン基板上に第2の絶縁層を形成する工
程;コンタクトホールを通して金属配線を接触面に接続
するコンタクトホールを形成する工程。
【0014】本発明のもう一つの目的は、下記からな
る、金属配線を半導体基板に接続するためのコンタクト
ホール構造を有する半導体装置を提供することにある:
“U”形状のバリアメタル接触部で、その底面が半導体
基板の接触面と接触し、接触部を除いて周囲から絶縁さ
れている接触部;“U”形バリアメタル接触部の上端か
ら絶縁層の表面までコンタクトホールを囲む絶縁層。こ
こで、バリアメタルの底面は接触面の表面よりも大きく
する。
【0015】
【実施例】図1は、本発明による半導体装置の金属配線
の形成方法、特に、コンタクトホール及びバリアメタル
接触部の形成方法を示す断面図である。
【0016】まず、図の(A)に示すように、シリコン基
板21上にゲート酸化シリコン層22、ゲート電極用のポリ
シリコン23及びキャップゲート酸化シリコン層24を順次
堆積させる。次に、図の(B)に示すように、キャップゲ
ート酸化シリコン層24、ポリシリコン層23及びゲート酸
化シリコン層22をホトリソグラフィ法によってエッチン
グして、ゲート23'パターンを作成する。次に、イオン
注入及び熱拡散によって、シリコン基板21の露出面にソ
ース/ドレイン接合25を形成する。
【0017】次いで、図の(C)に示すように、表面上
に、すなわち、キャップゲート酸化シリコン層24上のゲ
ート23'の側面及びソースドレイン接合25上に、酸化シ
リコン層26を堆積させる。次いで、酸化シリコン層26を
堆積し、異方的にエッチングバックすることによって、
ゲート23'及びキャップゲート酸化シリコン24の側面
に、ゲート23'を絶縁するための側壁スペーサ26を形成
して下記3平面、すなわちソース/ドレインの表面及び
側壁スペーサの2表面、から構成される小穴 G を形成
する。
【0018】次いで、図の(D)に示すように、全表面
上、すなわちキャップゲート酸化シリコン24上側壁スペ
ーサの側面上、ソース/ドレイン接合25上すなわち小穴
G 領域の内面上に、スパッタリング法によってバリアメ
タル層29を堆積させる。ここで、バリアメタル29として
は、Ti、TiN、TiW 及び MoSi2の中の何れか一つを使用
する。アスペクト比が1に等しいか1よりも小さいこと
によってシャドウ効果が小さくなり、バリアメタル29は
小穴 G の内面まで十分に堆積できるので、バリアタル
の保全性が改善される。バリアメタルの代りにケイ化物
を用いることができる。
【0019】次に、図2の(A)に示すように、バリアメ
タル層29上に窒化シリコンからなる絶縁層210(第1の絶
縁層)を堆積する。
【0020】次に、第1の絶縁層210上にホトレジスト
を被覆し、第1の絶縁層210をエッチングするためのマ
スクとして使用するホトレジストパターン211を露出及
び現像によって形成する。ここで、基線がソース/ドレ
イン接合25の長さよりも若干長いホトレジストパターン
211を、バリアメタル29の底面を通してソース/ドレイン
接合の表面を見ることによって描かれる重畳面上に形成
する。ここで、上記基線は小穴の方向に平行である。
【0021】次に、図の(B)に示すように、ホトレジス
トパターン211をエッチングマスクとして第1の絶縁層2
10を異方的にエッチングして、エッチングマスクとして
用いらるべき第1の絶縁層210のバリアメタル保護層21
0'を形成する。続いて、ホトレジストパターン211を除
去する。
【0022】次に、図の(C)に示すように、第1の絶縁
層210のバリアメタル保護層210'をマスクとし、キャッ
プゲート酸化シリコン24をエッチング停止層として用い
てバリアメタル層29を異方的にエッチングスることによ
って接触面(ソース/ドレイン領域25)をカバーするバリ
アメタル接触部29'を形成する。
【0023】次に、バリアメタル29のバリアメタル接触
部29'を、小穴の内側すなわちソース/ドレイン接合25上
及びスペーサ26の側面に配置する。ここで、バリアメタ
ル接触部29'の底部はソース/ドレイン接合25の表面を極
めて大きくカバーすることになるが、側壁スペーサ26に
よって保護される。
【0024】従って、ソース/ドレイン接合25上の過剰
の被覆によって、バリアメタル接触部が金属配線からシ
リコンを隔離するので、金属配線と半導体接触部(これ
は後工程で形成される)との間の接触が“スパイキン
グ”現象から保護される。
【0025】別の方法では、バリアメタル29のバリアメ
タル接触部29'は、第1の絶縁層210とバリアメタル29を
同時にエッチングすることによって形成することもでき
る。
【0026】図の(D)に示すように、キャップゲート酸
化シリコン24、側壁スペーサ26、バリアメタル接触部2
9'上及び第1の絶縁層210上及び側面に第2の絶縁層212
を堆積させる。第2の絶縁層212の材料としては、窒化
シリコンあるいはポリイミドのようなエッチング選択性
を有する材料を用いる。
【0027】次いで、図の(E)に示すように、一般的な
セル作成工程を施した後に第2の絶縁層212上に第3の
絶縁層27を形成する。ここで、上記の一般的なセル作成
工程には、ビットラインの形成、キャパシタの作成、絶
縁層の平坦化が含まれる。
【0028】次いで、図の(F)に示すように、第3の絶
縁層27を第2の絶縁層が露出するまで異方的にエッチン
グし、バリアメタル接触部29'をエッチング停止層とし
て第2の絶縁層212及び第1の絶縁層210をエッチングす
ることによって、ソース/ドレイン接合25のバリアメタ
ル接触部29'の底面内に含まれる接触面上にコンタクト
ホール28を形成する。第1の絶縁層のエッチングは湿式
エッチングで行うことが好ましい。
【0029】
【発明の効果】以上述べてきたように、本発明により、
アスペクト比が2以上となっても、接触面にバリアメタ
ルを形成し、コンタクトホールの最底部でのバリアメタ
ルの保全性を改善することによって、金属配線とソース
/ドレイン接合との間の接触面でのバリアメタルの保全
性の不安定性を防ぐことができ、金属配線の接触特性及
び半導体装置の信頼性を得ることができる。
【図面の簡単な説明】
【図1】本発明による半導体装置金属配線形成方法を説
明するための半導体装置の部分断面図。
【図2】本発明による半導体装置金属配線形成方法を説
明するための半導体装置の部分断面図(図1に続くも
の)。
【図3】半導体装置の金属配線用のコンタクトホール形
成の従来技術の方法を説明するための半導体装置の部分
断面図。
【符号の説明】
11、21…半導体基板、12、22…ゲート酸化膜、13、23、
13'…ゲートポリシリコン、14、24…ギャップ酸化膜、1
5、25…接合部、16、26…側壁酸化膜、17、27…絶縁
膜、18、28…コンタクトホール、19、29…バリアメタ
ル、210…第1絶縁膜、19'…欠点部位、211…ホトレジ
スト、212…第2絶縁膜。

Claims (19)

    【特許請求の範囲】
  1. 【請求項1】下記工程からなることを特徴とする、半導
    体基板と金属配線とを接続するコンタクトホールの形成
    方法: (イ) 金属配線に接続すべき半導体基板上の接続面を形
    成する工程; (ロ) 上記接続面上に側面が導電層から絶縁されている
    小穴を形成する工程; (ハ) 上記小穴の底面上及び側面にバリアメタル接続部
    位を形成する工程; (ニ) 半導体の全表面上に絶縁層を形成する工程; (ホ) 前記バリアメタル接続部位上の絶縁層の所定部分
    を除去してコンタクトホールを形成する工程。
  2. 【請求項2】上記工程(イ)及び(ロ)が下記工程からなる
    ことを特徴とする請求項1記載のコンタクトホールの形
    成方法: (イ) 半導体基板上に、ゲート酸化シリコン層、ゲート
    用のポリシリコン層、キャップゲート酸化シリコン層を
    順次堆積させる工程; (ロ) ゲートを形成し、シリコン基板の所定部分を露出
    させる工程; (ハ) イオン注入及び熱拡散によってシリコン基板の所
    定部分に接触面となるソース/ドレイン接合を形成する
    工程; (ニ) 表面に酸化シリコン層を堆積させ、酸化シリコン
    層を異方的にエッチングバックすることによって側壁ス
    ペーサを形成する工程。
  3. 【請求項3】上記バリアメタル接続部位が下記工程によ
    って形成されることを特徴とする請求項1記載のコンタ
    クトホールの形成方法: (イ) キャップゲート酸化シリコン層上側壁の側面及び
    ソース/ドレイン接合上に、スパッタリングによって、
    バリアメタル層を堆積する工程; (ロ) バリアメタル層上に絶縁層を堆積する工程; (ハ) ホトリソグラフィ法によって、絶縁層で接触面を
    完全に覆うバリアメタルプロテクタを形成する工程; (ニ) バリアメタルプロテクタをマスクとしてバリアメ
    タル層をエッチングする工程。
  4. 【請求項4】下記工程からなることを特徴とする、コン
    タクトホールを通して金属配線を半導体基板に接続する
    コンタクトホールの形成方法。 (イ) 半導体基板上に、ゲート酸化シリコン層、ゲート
    用のポリシリコン層、キャップゲート酸化シリコン層を
    順次堆積する工程; (ロ) ゲート電極パターンを形成するためにキャップゲ
    ート酸化シリコン層、ポリシリコン層及びゲート酸化シ
    リコン層をエッチングし、さらに、ホトリソグラフィ法
    によって半導体基板を露出させる工程; (ハ) イオン注入及び熱拡散によって半導体基板上の露
    出部分にソース/ドレイン接合を形成する工程; (ニ)表面上に酸化シリコンを堆積しエッチバックするこ
    とによってゲートの側面及 びソース/ドレイン接合
    上に側壁スペーサを形成する工程; (ホ) キャップゲート酸化シリコン層上側壁スペーサの
    側面及びソース/ドレイン接合上にバリアメタル層を堆
    積する工程; (ヘ) バリアメタル層上に第1の絶縁層を堆積する工
    程; (ト) ホトリソグラフィ法によって、第1の絶縁層で、
    接触面を覆うに十分なバリアメタルプロテクタを形成す
    る工程; (チ) バリアメタルプロテクタをマスクとしてバリアメ
    タル層をエッチングして、バリアメタル接触部を形成す
    る工程; (リ) キャップゲート酸化シリコン、側壁スペーサ、バ
    リアメタル上の酸化シリコンに対してエッチング選択性
    を有する表面上に第2の絶縁層を堆積する工程; (ヌ) シリコン基板上にセル作製のプロセスを進める工
    程; (ル) 表面に第3の絶縁層を形成する工程; (オ) 第3、第2、第1の絶縁層をエッチングすること
    によってバリアメタル接触部上にコンタクトホールを形
    成する工程。
  5. 【請求項5】上記バリアメタルの代りにケイ化物を用い
    たことを特徴とする請求項4記載の方法。
  6. 【請求項6】エッチングマスクとしてホトレジストパタ
    ーンを用いて上記第1の絶縁層及びバリアメタルを同時
    にエッチングすることによって、バリアメタル接触部を
    パターン化することを特徴とする請求項4記載の方法。
  7. 【請求項7】上記第2の絶縁層が窒化シリコンからなる
    ことを特徴とする請求項4記載の方法。
  8. 【請求項8】上記第2の絶縁層がポリイミドからなるこ
    とを特徴とする請求項4記載の方法。
  9. 【請求項9】上記バリアメタルがスパッタリングによっ
    て堆積されることを特徴とする請求項4記載の方法。
  10. 【請求項10】上記セル作製のプロセスが下記工程から
    なることを特徴とする請求項4記載の方法: (イ) ビットラインを形成する工程; (ロ) キャパシタを形成する工程; (ハ) 絶縁層を堆積し、平坦化する工程。
  11. 【請求項11】下記工程からなることを特徴とする、半
    導体装置金属配線用のコンタクトホール形成方法: (イ) 半導体基板上にゲート酸化シリコン、ポリシリコ
    ン、キャップゲート酸化シリコンを順次堆積する工程; (ロ) キャップゲート酸化シリコン、ポリシリコン、ゲ
    ート酸化シリコンをエッチングすることによってゲート
    を形成し、半導体基板の所定部分を露出させる工程; (ハ) イオン注入及び熱拡散によって、半導体基板の露
    出部分に接触面を形成する工程; (ニ) 接触面上に第2の絶縁層を堆積させ、エッチング
    バックすることによって二つのゲート電極間絶縁体側壁
    で絶縁した小穴を形成する工程; (ホ) 小穴の内部にバリアメタルコンタクト部を形成す
    る工程; (ヘ) 上記基板上にビットライン及びキャパシタを形成
    する工程; (ト) シリコン基板上に第3の絶縁層を形成する工程; (チ) コンタクトホールを通して金属配線を接触部に接
    続するコンタクトホールを開ける工程。
  12. 【請求項12】上記小穴を形成する(ニ)の工程が、さら
    に、下記の工程からなることを特徴とする請求項11記
    載の方法: (イ) キャップゲート酸化シリコン層のゲートの側面及
    びソース/ドレイン接合上に第1の絶縁層を堆積する工
    程; (ロ) 第1の絶縁層を異方的にエッチングすることによ
    って、ゲート及びキャップゲートの側面に側壁スペーサ
    を形成する工程。
  13. 【請求項13】上記(ホ)の工程において、基板上にバリ
    アメタルをスパッタリングし、該バリアメタルをホトリ
    ソグラフィ法によってエッチングすることによってバリ
    アメタル接触面を形成することを特徴とする請求項11
    記載の方法。
  14. 【請求項14】上記バリアメタルが Ti 、TiN 、TiW 、
    MoSi2の何れかであることを特徴とする請求項13記載
    の方法。
  15. 【請求項15】上記(ト)の工程においてコンタクトホー
    ル形成前に第2の絶縁層を平坦化することを特徴とする
    請求項11記載の方法。
  16. 【請求項16】上記(ト)の工程において、コンタクトホ
    ールを開ける工程が下記工程を含むことを特徴とする請
    求項11記載の方法: (イ) 第2の絶縁層が露出するまで第3の絶縁層を異方
    的にエッチングする工程; (ロ) バリアメタルコンタクト面をエッチング停止層と
    して第2及び第1の絶縁層をエッチングする工程。
  17. 【請求項17】上記第1の絶縁層のエッチングがウェッ
    トエッチング法によるエッチングであることを特徴とす
    る請求項16記載の方法。
  18. 【請求項18】金属配線を半導体基板の接触面に接続す
    るための半導体装置のコンタクトホールが下記からなる
    ことを特徴とすること: (イ) 半導体基板のコンタクト面とのコンタクトが底面
    コンタクトであり、コンタクト面を除いて周囲から絶縁
    されている“U”形状のバリアメタルコンタクト面 (ロ) “U”形状のバリアメタルコンタクト面の上端から
    絶縁層の表面までホールを囲繞する絶縁層。
  19. 【請求項19】バリアメタルの底面がコンタクト面の表
    面よりも小さくないことを特徴とする請求項18記載の
    コンタクトホール。
JP5309259A 1992-12-19 1993-12-09 半導体装置における金属配線用コンタクトホールの形成方法 Expired - Fee Related JP2550286B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR92024804A KR960004079B1 (en) 1992-12-19 1992-12-19 Contact hole forming method
KR1992-24804 1992-12-19

Publications (2)

Publication Number Publication Date
JPH06224149A true JPH06224149A (ja) 1994-08-12
JP2550286B2 JP2550286B2 (ja) 1996-11-06

Family

ID=19346033

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5309259A Expired - Fee Related JP2550286B2 (ja) 1992-12-19 1993-12-09 半導体装置における金属配線用コンタクトホールの形成方法

Country Status (4)

Country Link
US (1) US5587331A (ja)
JP (1) JP2550286B2 (ja)
KR (1) KR960004079B1 (ja)
DE (1) DE4342817B4 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1989011097A1 (en) * 1988-05-10 1989-11-16 Teijin Limited Method for assaying chondrocalcine

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5874341A (en) * 1996-10-30 1999-02-23 Advanced Micro Devices, Inc. Method of forming trench transistor with source contact in trench
JP3403231B2 (ja) 1993-05-12 2003-05-06 三菱電機株式会社 半導体装置およびその製造方法
US6111319A (en) 1995-12-19 2000-08-29 Stmicroelectronics, Inc. Method of forming submicron contacts and vias in an integrated circuit
US6066555A (en) * 1995-12-22 2000-05-23 Cypress Semiconductor Corporation Method for eliminating lateral spacer erosion on enclosed contact topographies during RF sputter cleaning
US6100146A (en) 1996-10-30 2000-08-08 Advanced Micro Devices, Inc. Method of forming trench transistor with insulative spacers
US5888880A (en) * 1996-10-30 1999-03-30 Advanced Micro Devices, Inc. Trench transistor with localized source/drain regions implanted through selectively grown oxide layer
US5780340A (en) * 1996-10-30 1998-07-14 Advanced Micro Devices, Inc. Method of forming trench transistor and isolation trench
US5796143A (en) * 1996-10-30 1998-08-18 Advanced Micro Devices, Inc. Trench transistor in combination with trench array
US5801075A (en) * 1996-10-30 1998-09-01 Advanced Micro Devices, Inc. Method of forming trench transistor with metal spacers
US5923980A (en) * 1996-10-30 1999-07-13 Advanced Micro Devices, Inc. Trench transistor with localized source/drain regions implanted through voids in trench
KR100249170B1 (ko) * 1997-04-10 2000-03-15 김영환 반도체 소자의 배선 형성방법
KR100693789B1 (ko) * 2005-10-18 2007-03-12 주식회사 하이닉스반도체 반도체 소자의 제조방법
CN114078815A (zh) * 2020-08-13 2022-02-22 长鑫存储技术有限公司 半导体结构及半导体结构的制造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6439749A (en) * 1987-08-05 1989-02-10 Mitsubishi Electric Corp Semiconductor device and manufacture thereof
JPH01175245A (ja) * 1987-12-29 1989-07-11 Fujitsu Ltd 半導体装置及びその製造方法
JPH031559A (ja) * 1989-05-29 1991-01-08 Sharp Corp 半導体装置の製造方法
JPH04134858A (ja) * 1990-09-27 1992-05-08 Oki Electric Ind Co Ltd 半導体記憶装置の製造方法
JPH04256358A (ja) * 1991-02-08 1992-09-11 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH04264720A (ja) * 1991-02-19 1992-09-21 Sony Corp 配線形成方法
JPH04352356A (ja) * 1991-05-29 1992-12-07 Hitachi Ltd 半導体集積回路装置およびその製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4962414A (en) * 1988-02-11 1990-10-09 Sgs-Thomson Microelectronics, Inc. Method for forming a contact VIA
JPH01255264A (ja) * 1988-04-05 1989-10-12 Seiko Instr Inc 半導体装置の製造方法
JPH0828473B2 (ja) * 1988-09-29 1996-03-21 三菱電機株式会社 半導体装置およびその製造方法
JP2616034B2 (ja) * 1989-08-23 1997-06-04 日本電気株式会社 半導体集積回路装置
US5275972A (en) * 1990-02-19 1994-01-04 Matsushita Electric Industrial Co., Ltd. Method for fabricating a semiconductor integrated circuit device including the self-aligned formation of a contact window
US5043790A (en) * 1990-04-05 1991-08-27 Ramtron Corporation Sealed self aligned contacts using two nitrides process
US5094981A (en) * 1990-04-17 1992-03-10 North American Philips Corporation, Signetics Div. Technique for manufacturing interconnections for a semiconductor device by annealing layers of titanium and a barrier material above 550° C.
US5240872A (en) * 1990-05-02 1993-08-31 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing semiconductor device having interconnection layer contacting source/drain regions
KR920008294B1 (ko) * 1990-05-08 1992-09-26 금성일렉트론 주식회사 반도체 장치의 제조방법
FR2664095B1 (fr) * 1990-06-28 1993-12-17 Commissariat A Energie Atomique Procede de fabrication d'un contact electrique sur un element actif d'un circuit integre mis.
KR100214036B1 (ko) * 1991-02-19 1999-08-02 이데이 노부유끼 알루미늄계 배선형성방법
US5246883A (en) * 1992-02-06 1993-09-21 Sgs-Thomson Microelectronics, Inc. Semiconductor contact via structure and method
US5266156A (en) * 1992-06-25 1993-11-30 Digital Equipment Corporation Methods of forming a local interconnect and a high resistor polysilicon load by reacting cobalt with polysilicon
US5308783A (en) * 1992-12-16 1994-05-03 Siemens Aktiengesellschaft Process for the manufacture of a high density cell array of gain memory cells

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6439749A (en) * 1987-08-05 1989-02-10 Mitsubishi Electric Corp Semiconductor device and manufacture thereof
JPH01175245A (ja) * 1987-12-29 1989-07-11 Fujitsu Ltd 半導体装置及びその製造方法
JPH031559A (ja) * 1989-05-29 1991-01-08 Sharp Corp 半導体装置の製造方法
JPH04134858A (ja) * 1990-09-27 1992-05-08 Oki Electric Ind Co Ltd 半導体記憶装置の製造方法
JPH04256358A (ja) * 1991-02-08 1992-09-11 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH04264720A (ja) * 1991-02-19 1992-09-21 Sony Corp 配線形成方法
JPH04352356A (ja) * 1991-05-29 1992-12-07 Hitachi Ltd 半導体集積回路装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1989011097A1 (en) * 1988-05-10 1989-11-16 Teijin Limited Method for assaying chondrocalcine

Also Published As

Publication number Publication date
DE4342817B4 (de) 2006-03-16
DE4342817A1 (de) 1994-06-23
KR960004079B1 (en) 1996-03-26
JP2550286B2 (ja) 1996-11-06
US5587331A (en) 1996-12-24

Similar Documents

Publication Publication Date Title
US7094672B2 (en) Method for forming self-aligned contact in semiconductor device
RU2190897C2 (ru) Способ изготовления полупроводникового запоминающего устройства, имеющего самовыравненный контакт
US7335589B2 (en) Method of forming contact via through multiple layers of dielectric material
JP2004228570A (ja) 半導体装置及びその製造方法
JP4550185B2 (ja) Dram装置の製造方法
KR100287179B1 (ko) 비트라인를포함하는반도체장치및그제조방법
JP2550286B2 (ja) 半導体装置における金属配線用コンタクトホールの形成方法
US20050277258A1 (en) Method for forming self-aligned contact in semiconductor device
JP3114931B2 (ja) 導電体プラグを備えた半導体装置およびその製造方法
JPH04229616A (ja) 半導体層構造に開口を製造する方法
JPH11195704A (ja) 半導体装置およびその製造方法
US6383862B2 (en) Method of forming a contact hole in a semiconductor substrate using oxide spacers on the sidewalls of the contact hole
US5933755A (en) Method of fabricating contact sites for microelectronic devices
US6576963B2 (en) Semiconductor device having transistor
KR19980020347A (ko) 반도체 소자의 배선구조 및 제조 방법
JPH10189709A (ja) 集積回路装置の製造方法
US7022567B2 (en) Method of fabricating self-aligned contact structures
JP4190760B2 (ja) 半導体装置
JPH1197529A (ja) 半導体装置の製造方法
KR100577604B1 (ko) 반도체 장치의 콘택홀 형성 방법
US5491109A (en) Method for the construction of highly integrated semiconductor connecting device
KR100349345B1 (ko) 반도체 장치의 비트라인 및 그 제조방법
KR100218735B1 (ko) 반도체 소자의 콘택홀 형성방법
KR100474989B1 (ko) 장벽층을이용한반도체장치의커패시터형성방법
KR100310823B1 (ko) 반도체장치의콘택홀형성방법

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080808

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080808

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090808

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090808

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100808

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100808

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110808

Year of fee payment: 15

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120808

Year of fee payment: 16

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130808

Year of fee payment: 17

LAPS Cancellation because of no payment of annual fees