RU2190897C2 - Способ изготовления полупроводникового запоминающего устройства, имеющего самовыравненный контакт - Google Patents

Способ изготовления полупроводникового запоминающего устройства, имеющего самовыравненный контакт Download PDF

Info

Publication number
RU2190897C2
RU2190897C2 RU97118478/28A RU97118478A RU2190897C2 RU 2190897 C2 RU2190897 C2 RU 2190897C2 RU 97118478/28 A RU97118478/28 A RU 97118478/28A RU 97118478 A RU97118478 A RU 97118478A RU 2190897 C2 RU2190897 C2 RU 2190897C2
Authority
RU
Russia
Prior art keywords
layer
contact
film
ild
semiconductor substrate
Prior art date
Application number
RU97118478/28A
Other languages
English (en)
Other versions
RU97118478A (ru
Inventor
Хио-донг БАН
Хюн-чеол ЧОЕ
Чанг-сик ЧОЙ
Original Assignee
Самсунг Электроникс Ко., Лтд.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1019960050492A external-priority patent/KR100200748B1/ko
Priority claimed from KR1019960069320A external-priority patent/KR100230396B1/ko
Application filed by Самсунг Электроникс Ко., Лтд. filed Critical Самсунг Электроникс Ко., Лтд.
Publication of RU97118478A publication Critical patent/RU97118478A/ru
Application granted granted Critical
Publication of RU2190897C2 publication Critical patent/RU2190897C2/ru

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Использование: в технологии изготовления полупроводниковых запоминающих устройств. Сущность изобретения: предложен способ изготовления полупроводникового запоминающего устройства, в котором разрядная шина и электрод хранения конденсатора соединяются с активной зоной полупроводниковой подложки соответственно через контактную площадку, образованную самовыравнивающим образом. Способ включает в себя этапы образования на полупроводниковой подложке управляющих электродов, причем управляющие электроды покрываются нитридной прокладкой. Затем на обнаженной поверхности полупроводниковой подложки между управляющими электродами формируют тепловой оксидный слой. После этого прекращающий травление слой формируют на всей поверхности результирующей структуры, имеющей тепловой оксидный слой с соответствующей толщиной, чтобы не было спрятано пространство между управляющими электродами. Затем формируют первую пленку межслойного диэлектрика (ILD), покрывающую пространство между управляющими электродами и верхней частью управляющих электродов с последующим структурированием первой пленки ILD с целью образования отверстия контактной площадки, которое обнажает прокладку и прекращающий травление слой. Затем прекращающий травление слой и тепловой оксидный слой удаляют, чтобы обнажить поверхность полупроводниковой подложки, после чего отверстие контактной площадки заполняют проводящим материалом, чтобы образовать контактные площадки. Техническим результатом изобретения является создание полупроводникового запоминающего устройства с обеспечением большого предела выравнивания. 2 с. и 24 з.п.ф-лы, 28 ил.

Description

Настоящее изобретение относится к способу изготовления полупроводникового запоминающего устройства, а в более узком смысле - к способу изготовления полупроводникового запоминающего устройства, имеющего самовыравненный контакт.
В общем, по мере повышения степени интегрирования динамического запоминающего устройства с произвольной выборкой (DRAM) происходит постепенное уменьшение размера ячейки, благодаря чему уменьшается допустимый предел технологического процесса изготовления полупроводникового устройства. Следовательно, степень точности выравнивания при образовании контакта в ячейке становится более важной.
В DRAM контакт в зоне матрицы ячеек, в частности контакт для подсоединения электрода хранения конденсатора к полупроводниковой подложке, обычно образуется между разрядной шиной и линией управляющего электрода. Следовательно, обеспечение допустимого предела выравнивания при образовании контакта в этих условиях оказывает непосредственное влияние на состояние самого устройства.
Кроме того, полупроводниковое запоминающее устройство DRAM на 64 М или более адаптирует конденсатор в структуре разрядной шины (СОВ), что имеет своим конечным результатом увеличение шаговой разности между зоной матрицы ячеек и зоной периферийной схемы. Следовательно, существуют очень большие трудности в обеспечении соответствующего предела фокуса и образования четкого рисунка.
Имея в виду отмеченные выше проблемы, главной целью настоящего изобретения является создание способа изготовления полупроводникового запоминающего устройства, имеющего самовыравнивающийся контакт, за счет чего можно обеспечить достаточно большой предел выравнивания.
Другой целью настоящего изобретения является создание способа изготовления полупроводникового запоминающего устройства, способного уменьшить шаговую разность между зоной матрицы ячеек и периферийной зоной.
Следовательно, чтобы добиться реализации упомянутых выше целей, предлагается способ изготовления полупроводникового запоминающего устройства, содержащий этапы образования на полупроводниковой подложке управляющих электродов, причем управляющие электроды покрываются нитридной прокладкой. Затем между управляющими электродами на обнаженной поверхности полупроводниковой подложки образуется тепловой оксидный слой, после чего на всей поверхности результирующей структуры, имеющей тепловой оксидный слой соответствующей толщины, которая исключает возможность закрытия пространства между управляющими электродами, образуется прекращающий травление слой. Затем между управляющими электродами и верхней частью управляющих электродов образуется первая пленка межслойного диэлектрика (ILD), покрывающая это пространство, после чего первая пленка ILD подвергается структурированию с целью образования отверстия контактной площадки, которое обнажает прокладку и прекращающий травление слой. После этого удаляют прекращающий травление слой и тепловой оксидный слой, чтобы обнажить поверхность полупроводниковой подложки, после чего заполняют отверстие контактной площадки проводящим материалом с целью образования контактного штекера, на чем и заканчивается этап образования контактных площадок.
При образовании отверстия контактной площадки рекомендуется, чтобы первый проводящий слой образовывался на всей поверхности результирующей структуры, имеющей отверстие контактной площадки, и чтобы первый проводящий слой подвергался травлению до тех пор, пока не обнажится поверхность первой пленки ILD, чтобы можно было образовать контактный штекер в отверстии контактной площадки. В данном случае является предпочтительным образовывать первый проводящий слой методом химического механического полирования (СМР) или посредством травления первого проводящего слоя.
Является предпочтительным, чтобы после образования контактных площадок способ изготовления полупроводникового запоминающего устройства дополнительно содержал этапы образования второй пленки ILD на результирующей структуре, имеющей контактные площадки. После этого вторая пленка ILD подвергается структурированию с целью образования контактного отверстия разрядной шины, которое обнажает поверхность какой-либо части контактных площадок, после чего в контактном отверстии разрядной шины образуется контактный штекер разрядной шины. Затем на результирующей структуре, имеющей контактный штекер разрядной шины, образуется разрядная шина, которая соединяется с контактным штекером разрядной шины.
Является также предпочтительным, чтобы после этапа образования разрядной шины способ изготовления дополнительно содержал этапы образования третьей пленки ILD на результирующей структуре, имеющей разрядную шину. После этого третья пленка ILD подвергается структурированию с целью образования контактного отверстия для электрода хранения, которое обнажает поверхность другой части контактных площадок, после чего образуется сам электрод хранения, который соединяется с полупроводниковой подложкой через контактное отверстие электрода хранения и другую часть контактных площадок. Затем на электроде хранения образуется диэлектрическая пленка, а на диэлектрическом слое образуется верхний электрод, чтобы закончить схему конденсатора.
По другому аспекту настоящего изобретения предлагается способ изготовления полупроводникового запоминающего устройства, содержащий этапы образования управляющего электрода на полупроводниковой подложке, имеющей зоны матрицы ячеек и зону периферийной схемы, причем сам управляющий электрод покрыт прокладкой. Затем на полупроводниковой подложке, имеющей управляющий электрод, образуется выравненная по поверхности первая пленка межслойного диэлектрика (ILD), а на первой пленке ILD образуется вторая пленка ILD. После этого на второй пленке ILD образуется остающийся предохранительный слой, после чего остающийся предохранительный слой, вторая пленка ILD и первая пленка ILD подвергаются структуризации в определенной последовательности с целью образования отверстия для контактной площадки, которое одновременно обнажает активную зону полупроводниковой подложки и какую-то часть прокладки в зоне матрицы ячеек. Затем в отверстии контактной площадки образуется контактный штекер, на чем и заканчивается образование контактных площадок.
По еще одному аспекту настоящего изобретения предлагается способ изготовления полупроводникового запоминающего устройства, содержащий этапы образования на полупроводниковой подложке управляющих электродов, причем управляющие электроды покрываются нитридной прокладкой. Затем тепловой оксидный слой образуется на поверхности полупроводниковой подложки, которая обнажается между управляющими электродами. После этого прекращающий травление слой образуется на всей поверхности результирующей структуры, имеющей тепловой оксидный слой соответствующей толщины, которая не допускает перекрытия пространства между управляющими электродами. После этого в пространстве между управляющими электродами образуется первый оксидный слой, а затем на первом оксидном слое образуется второй оксидный слой. Затем на втором оксидном слое образуется слой поликристаллического кремния, при этом слой поликристаллического кремния, второй оксидный слой, первый оксидный слой, прекращающий травление слой и тепловой оксидный слой подвергаются частичному травлению в определенной последовательности с целью образования отверстия контактной площадки, которое одновременно обнажает поверхность полупроводниковой подложки и какой-то части прокладки. Затем в отверстии контактной площадки образуется контактная площадка.
По способу изготовления полупроводникового запоминающего устройства в соответствии с настоящим изобретением при образовании контактной площадки можно добиться достаточного предела выравнивания без повреждения полупроводниковой подложки и можно свести к минимуму шаговое различие в полупроводниковой подложке.
Упомянутые выше цели и преимущества настоящего изобретения станут более очевидными в ходе описания в деталях предпочтительных вариантов изобретения с ссылкой на сопровождающие описание чертежи, на которых:
фиг. 1 изображает схему расположения зоны матрицы ячеек полупроводникового запоминающего устройства, изготовленного способом в соответствии с первым вариантом настоящего изобретения.
Фиг. 2-14 изображают виды в разрезе, иллюстрирующие способ изготовления полупроводникового запоминающего устройства в соответствии с первым вариантом настоящего изобретения.
Фиг. 15-21 изображают виды в разрезе, иллюстрирующие способ изготовления полупроводникового запоминающего устройства в соответствии с вторым вариантом настоящего изобретения.
Фиг. 22-28 изображают виды в разрезе, иллюстрирующие способ изготовления полупроводникового запоминающего устройства в соответствии с третьим вариантом настоящего изобретения.
В соответствии со способом изготовления полупроводникового запоминающего устройства по настоящему изобретению разрядная шина и электрод хранения конденсатора соединяются с активной зоной полупроводниковой подложки через самовыравненные контактные площадки.
На фиг.1 изображен план расположения зоны матрицы ячеек полупроводникового запоминающего устройства, изготовленного способом в соответствии с первым вариантом настоящего изобретения. На фиг.1 показана ситуация, когда на управляющем электроде 105 самовыравнивающим способом образованы контактные площадки 117а и 117b, на чем и завершается образование разрядной шины.
На фиг.1 позиция АА обозначает активную зону, позиция 105 обозначает управляющий электрод, позиция 107 обозначает прокладку для герметизации с помощью крышки управляющего электрода 105, позиция 117а обозначает контактную площадку для подсоединения электрода хранения конденсатора к полупроводниковой подложке, позиция 117b обозначает контактную площадку для подсоединения разрядной шины к полупроводниковой подложке. Кроме того, позиция 120 представляет контактное отверстие разрядной шины, а позиция 123 представляет разрядную шину.
Далее способ изготовления полупроводникового запоминающего устройства по первому варианту настоящего изобретения будет детально описываться с ссылкой на фиг.1 и на фиг.2-14 включительно.
Фиг. 2а, 3а, . .., 14а являются видом в разрезе вдоль линии А-А' фиг.1; фиг. 2а, 2b,..., 14b являются видами в разрезе вдоль линии В-В' фиг.1 и фиг. 2с, 3с,..., 14с являются видами в разрезе вдоль линии С-С' фиг.1.
Теперь обратимся к фиг.2а, 2b и 2с, на которых видно, что управляющий электрод 105 и прокладка 107 для герметизации управляющего электрода 105 с помощью крышки, например прокладка из нитрида кремния, образуются в определенной последовательности на полупроводниковой подложке 101, на которой активная зона и неактивная зона разделены между собой изолирующей пленкой 103, например защитным слоем оксида. Затем в активной зоне между управляющими электродами 105 методом ионной имплантации образуется исток/сток (не показан), благодаря чему завершается образование транзистора, состоящего из управляющего электрода 105 и истока/стока.
Затем, чтобы защитить поверхность активной зоны полупроводниковой подложки 101, которая в процессе формирования транзистора из прекращающего травление слоя, образованного на нитридном слое, который будет образован на последующем этапе, на полупроводниковой подложке 101 образуется тепловой оксидный слой (не показан) толщиной примерно
Figure 00000002
Если толщина теплового оксидного слоя превышает указанный диапазон, тогда необходимо подвергнуть частичному травлению тепловой оксидный слой в момент, когда происходит травление слоя нитрида кремния, например, прекращающего травление слоя на последующем этапе. В данном случае одновременно может осуществляться травление защитного слоя оксида, чтобы тепловой оксидный слой мог приобрести минимальную толщину.
Теперь обратимся к фиг.3а, 3b и 3с, где видно, что выполненный из нитрида кремния прекращающий травление слой 109 образован на всей поверхности результирующей структуры, имеющей тепловой оксидный слой толщиной как минимум
Figure 00000003
С учетом травильной избирательности прекращающего травление слоя 109 относительно оксидного слоя, превращающий травление слой 109 образуется оптимальной толщины, например, как минимум в
Figure 00000004
чтобы не было скрыто пространство между управляющими электродами 105.
Теперь обратимся к фиг. 4а, 4b и 4с, на которых видно, что первый оксидный слой 111 образуется на результирующей структуре, имеющей прекращающий травление слой 109 толщиной, вполне достаточной для полного закрытия пространства между управляющими электродами 105.
Теперь обратимся к фиг.5а, 5b и 5с, где ясно видно, что первый оксидный слой 111 выравнивается по поверхности методом химического механического полирования (СМР), а прекращающий травление слой 109 используется в качестве конечной точки травления, что имеет своим конечным результатом образование выравненного по поверхности первого оксидного слоя 111a. Затем на выравненном по поверхности первом оксидном слое 111a методом химического осаждения из паровой фазы (CVD) образуется второй оксидный слой 113 с предварительно заданной толщиной, чтобы образовать первую пленку межслойного диэлектрика (ILD) 114, состоящую из первого оксидного слоя 111a и второго оксидного слоя 113. В данном случае толщина второго оксидного слоя 113 регулируется таким образом, чтобы толщина первой пленки ILD 114 была бы идентична толщине контактных площадок, которые будут образованы на последующем этапе.
Теперь обратимся к фиг.6а, 6b и 6с, на которых первая пленка ILD 114 и прекращающий травление слой 109 подвергаются структурированию фотолитографическим методом, чтобы образовать структуру 114а первой пленки ILD. В это же время также образуется отверстие контактной площадки 116, которое обнажает прокладку 107, покрывающую управляющий электрод 105 и прекращающий травление слой 109, образованный на полупроводниковой подложке 101. Затем методом сухого или влажного травления удаляем обнаженный тепловой оксидный слой (не показан), чтобы отверстие контактной площадки 116 обнажило поверхность полупроводниковой подложки 101.
Теперь обратимся к фиг. 7а, 7b и 7с, где видно, что в отверстии контактной площадки 116 и на первой структуре ILD 114а образован первый проводящий слой 117, например легированный примесью слой поликремния.
Теперь обратимся к фиг. 8а, 8b и 8с, где видно, что первый проводящий слой 117 вытравляется методом СМР или травится до тех пор, пока не обнажится поверхность первой структуры ILD 114а, посредством чего в отверстиях контактных площадок 116 образуются контактные площадки 117а и 117b.
По обычному способу изготовления полупроводникового запоминающего устройства проводящий материал, например легированный примесью поликремний, осаждается на полупроводниковой подложке, а затем структурируется таким образом, чтобы оставалась какая-то часть, на которой будет образована контактная площадка. В противоположность этому, способ по настоящему изобретению предусматривает первоочередное образование отверстия контактной площадки 116 с последующим осаждением и выравниванием по поверхности первого проводящего слоя 117, что имеет своим конечным результатом образование самовыравненных контактных площадок 117а и 117b. Следовательно, а данном случае отсутствует шаговая разность между зоной матрицы ячеек и зоной периферийной схемы в момент образования контактных площадок 117а и 117b. Кроме того, первая изготовленная из оксида пленка ILD 114, обладающая травильной избирательностью по отношению к полупроводниковой подложке 101, вытравляется таким образом, чтобы можно было избежать повреждения полупроводниковой подложки даже в том случае, когда она может быть неправильно выравненной. Более того, при травлении первого проводящего слоя 117 методом СМР с целью образования контактных площадок 117а и 117b поверхность полупроводниковой подложки будет точно выравнена и будет плоской после образования контактных площадок 117а и 117b. Следовательно, в момент образования пленки ILD на поверхности полупроводниковой подложки пленку ILD можно будет образовать только этапом осаждения без необходимости в этапе оплавления изоляционного материала, например борофосфосиликатного стекла (BPSG) или дополнительного этапа выравнивания по поверхности.
Теперь обратимся к фиг. 9а, 9b и 9с, где схематически показан процесс осаждения второй пленки ILD 119, например оксидного слоя в виде BPSG, до момента образования толщины примерно в
Figure 00000005
на результирующей структуре, имеющей контактные площадки 117а и 117b. По настоящему изобретению контактные площадки 117а и 177b образуются уже описанным выше методом структуризации, чтобы отпала необходимость в дополнительном этапе выравнивания поверхности изолирующей пленки.
Теперь обратимся к фиг.10а, 10b и 10с, где видно, что вторая пленка ILD 119 структурируется с целью образования структуры второй пленки ILD 119а, имеющей контактное отверстие разрядной шины 120, которое обнажает контактную площадку 117b, соединенную со стоком в зоне матрицы ячеек полупроводниковой подложки 101, контактную площадку, соединенную с активной зоной, и контактную площадку, соединенную с управляющим электродом в зоне периферийной схемы. Затем второй проводящий слой, например легированный примесью слой поликремния, образуется на всей поверхности результирующей структуры с толщиной, вполне достаточной для укрытия контактного отверстия разрядной шины 120.
Теперь обратимся к фиг.11а, 11b и 11с, где видно, что второй проводящий слой 121 подвергается травлению методом СМР или подвергается процессу травления до тех пор, пока не будет обнажена вторая структурная пленка ILD 119а, в результате чего образуется контактный штекер разрядной шины 121а. После этого методом химического осаждения из паровой фазы (CVD) или методом термовакуумного осаждения из паровой фазы происходит образование третьего проводяего слоя, например, слоя аморфного вольфрамового силицида (WSix), с последующей его структуризацией с целью образования разрядной шины 123. В результате на полупроводниковой подложке 101 будет существовать шаговое различие, соответствующее толщине разрядной шины 123, которая будет меньше толщины, образуемой в обычном случае.
Причиной осаждения вольфрамового силицида, образующего разрядную шину 123 в аморфном состоянии, является желание освободить разрядную шину от напряжения на последующем этапе тепловой обработки. Другими словами, если происходит осаждение кристаллизированного вольфрамового силицида, то происходит подъем на поверхности раздела с верхним слоем, что обусловлено напряжением в высокотемпературном тепловом процессе, выполняемом при температуре 600oС или даже выше.
Теперь обратимся к фиг.12а, 12b и 12с, где видно, что третья пленка ILD 125 образуется на всей поверхности полупроводниковой подложки 101, имеющей разрядную шину 123. Третья пленка ILD 125 образуется из оксидного слоя, который может осаждаться при более низкой температуре, например при 500oС или даже ниже, т. е. он представляет собой низкотемпературный оксидный слой. В качестве метода образования третьей пленки ILD 125 используется метод образования слоя нелегированного силикатного стекла (USG) из О3-тетраэтилового ортосиликата (TEOS) методом химического осаждения из паровой фазы при атмосферном давлении (APCVD). По другому методу оксидный слой типа плазмы можно осаждать на полупроводниковую подложку 101, имеющую разрядную шину 123, с образованием толщины слоя примерно в
Figure 00000006
с последующим осаждением BPSG на оксидный слой типа плазмы и выполнением операции оплавления. В данном случае второй метод предусматривает обязательный дополнительный этап выравнивания по поверхности, поскольку в данном случае оксидный слой типа плазмы не обладает характеристиками потока. И тем не менее по первому способу, который использует слой O3-TEOS USG, можно образовать хороший выравненный по поверхности слой даже в том случае, когда толщина осажденного слоя равна
Figure 00000007
или меньше из/за его отличных заполняющих характеристик, так что отпадает необходимость в такой дополнительной операции, как оплавление. Аморфный вольфрамовый силицид кристаллизуется посредством фазового сдвига при температуре около 600oС, благодаря чему повышается напряжение (механическое). Следовательно, если третья пленка ILD 125 состоит из низкотемпературного оксидного слоя, который образуется при более низкой температуре в 500oС, то в этом случае можно избежать поднимающегося явления на поверхности раздела между слоем вольфрамового силицида и его верхним слоем.
Теперь обратимся к фиг.13а, 13b и 13с, где видно, что третья пленка ILD 125 и вторая пленка ILD 119а подвергаются структуризации с целью образования структуры третьей пленки ILD 125а и структуры второй пленки ILD 119b с конечным образованием контактного отверстия управляющего электрода 126, которое обнажает поверхность контактной площадки 117а, соединенной с источником транзистора.
Теперь обратимся к фиг.14а, 14b и 14с, где видно, что четвертый проводящий слой, т. е. легированный примесью слой поликремния, образуется на всей поверхности результирующей структуры, имеющей контактное отверстие электрода хранения 126, с последующей структуризацией с целью образования электрода хранения 127. В результате этого на полупроводниковой подложке 101 существует шаговая разность, соответствующая лишь толщине электрода хранения 127.
После этого на электроде хранения последовательно образуются диэлектрическая пленка 131 и пластинчатый электрод 133, на чем и заканчивается образование конденсатора. В данном случае нитридный слой образуется на электроде хранения 127 еще до момента образования диэлектрического слоя 131. Следовательно, результирующая структура нагревается примерно до 750oС в атмосфере азота, а затем по отношению к результирующей структуры осуществляется процесс окисления, когда температура превышает 750oС, в результате чего образуется диэлектрическая пленка 131, имеющая нитрид/оксидную структуру. После образования упомянутым способом диэлектрической пленки 131 можно будет избежать окисления разрядной шины 123 в течение процесса окисления.
Как уже отмечали выше, по способу изготовления полупроводникового запоминающего устройства в соответствии с настоящим изобретением метод структурирования используется для образования контактной площадки, а разрядная шина образуется после образования контактной площадки разрядной шины, чтобы можно было свести к минимуму разность этапа по полупроводниковой подложке и чтобы можно было более простым способом выравнить поверхность полупроводниковой подложки. В результате шаговая разность между зоной матрицы ячеек и зоной периферийной схемы уменьшается до толщины электрода хранения.
Ниже будет описываться способ изготовления полупроводникового запоминающего устройства в соответствии со вторым вариантом настоящего изобретения.
По второму варианту предусматривается использование способа, способного положительно решить проблему сферического коробления. Сферическое коробление может появиться в зоне периферийной схемы в тот момент, когда происходит травление методом СМР проводящего слоя, осажденного на какой-то части, которая не является внутренней частью отверстия контактной площадки.
Фиг. 15а, 15b и 15с являются видами в разрезе, иллюстрирующими способ изготовления полупроводникового запоминающего устройства по второму варианту настоящего изобретения. В данном случае фиг.15а, 16а,..., 21а иллюстрируют зону матрицы ячеек, а фиг.15b, 16b,..., 21b иллюстрируют зону периферийной схемы.
Теперь обратимся к фиг.15а и 15b, т.е. к зоне матрицы ячеек и зоне периферийной схемы, где управляющий электрод образуется на полупроводниковой подложке методом изоляции неглубокого углубления (STI): на подложке происходит разделение зоны изоляции и активной зоны. Управляющий электрод 220 можно образовать с таким расчетом, чтобы он имел полицидную структуру, состоящую из слоя поликремния и слоя вольфрамового силицида. В данном случае интервал между управляющими электродами 220 будет меньше 0,5 мкм в зоне матрицы ячеек, а в зоне периферийной схемы он может достигать нескольких десятков мкм. После этого образуется покрывающая управляющий электрод 220 прокладка 222 с использованием слоя нитрида кремния и на следующем этапе с учетом избирательности травления слоя нитридного кремния относительно оксидного слоя, который используется в качестве пленки ILD. Затем методом ионной имплантации образуем исток/сток (не показан) в активной зоне между управляющими электродами 220 в зоне матрицы ячеек, благодаря чему завершаем формирование транзистора, состоящего из управляющего электрода 220 и истока/стока.
Теперь обратимся к фиг.16а и 16b: чтобы аннулировать образуемую управляющим электродом 220 разность шага на полупроводниковой подложке 200, на результирующей структуре осаждается слой BPSG толщиной в
Figure 00000008
или больше с последующим образованием потока при более высокой температуре. После этого методом СМР осуществляем выравнивание поверхности, используя в качестве конечной точки травления прокладку 222, посредством чего и происходит образование первой пленки ILD 230. Поскольку в данном случае управляющие электроды 220 образуются с более узким интервалом в зоне матрицы ячеек, то после выравнивания поверхности с использованием метода СМР на поверхности первой пленки ILD 230 не наблюдается сферическое коробление. И тем не менее интервал между управляющими электродами 220 будет сравнительно шире в зоне периферийной схемы, и после выполнения процесса СМР на поверхности первой пленки ILD 230 происходит некоторое сферическое коробление, которое на фиг.16b представлено буквой D.
Теперь обратимся к фиг.17а и 17b: чтобы усилить стойкость первой пленки ILD 230 против воздействия химических веществ в процессе чистки, на первой пленке ILD 230 осаждается оксидный слой заданной толщины с целью образования здесь второй пленки ILD 240. В данном случае сферическое коробление отражается на второй пленке ILD 240 в зоне периферийной схемы.
Теперь обратимся к фиг.18а и 18b, где видно, что нелегированный примесью поликремниевый материал осаждается на вторую пленку ILD 240 до образования толщины в несколько сот
Figure 00000009
чтобы образовать остающийся предохранительный слой 245. Толщина остающегося предохранительного слоя 245 может изменяться в соответствии со степенью сферического коробления на второй пленке ILD 240, однако является предпочтительным, чтобы эта толщина находилась в диапазоне
Figure 00000010
По сравнению с легированным примесью поликремнием нелегированный примесью поликремний, образующий остающийся предохранительный слой 245, вытравляется очень быстро. Следовательно, если на последующем этапе происходит травление легированного примесью слоя поликремния, то в той части, в которой имеет место сферическое коробление, не остается никаких остатков. Кроме того, остающийся предохранительный слой 245 предотвращает диффузное отражение падающих пучков от слоя вольфрамового силицида управляющего электрода в процессе фотолитографической процедуры для образования контакта, так что предотвращается также и деформация фоторезистивного материала. Кроме того, с помощью остающегося предохранительного слоя 245 исключается также увеличение размера контакта, обусловленного плохой избирательностью травления между фоторезистивным материалом, используемым для образования контакта на последующем этапе, и оксидным слоем, образующим вторую пленку ILD 240.
Теперь обратимся к фиг.19а и 19b, где схематически показан процесс образования контактной площадки в зоне матрицы ячеек результирующей структуры, имеющей остающийся предохранительный слой 245, а отверстие контактной площадки h2 образуется в результате последовательного травления остающегося предохранительного слоя 245, второй пленки ILD 240 и первой пленки ILD 230 с помощью обычного фотолитографического процесса, чтобы активная зона полупроводниковой подложки 200 и прокладка 222 частично обнажались в одно и то же время. В данном случае травление второй пленки ILD 240 осуществляется с помощью оборудования, которое обеспечивает отличную избирательность травления по отношению к прокладке 222, которая закрывает управляющий электрод 220, так что прокладка 222 будет защищена и будет исключаться короткое замыкание между управляющим электродом 220 и контактной площадкой.
Теперь обратимся к фиг.20а и 20b, где видно, что на всей поверхности результирующей структуры, имеющей отверстие для контактной площадки h2, осаждается проводящий слой 250 для образования контактной площадки, например легированный примесью слой поликремния с конечным образованием толщины слоя, достаточной для полного сокрытия отверстия контактной площадки h2.
Теперь обратимся к фиг.21а и 21b, где видно, что с помощью метода СМР удаляется не только какая-то часть проводящего слоя 250, которая не является образованной в отверстии контактной площадки h2 частью, но и остающийся предохранительный слой 245, в результате чего образуется самовыравнивающим способом контактная площадка 260. В результате этого остающийся предохранительный слой 245 может сохраниться в зоне периферийной схемы, в которой произошло сферическое коробление. Однако поскольку нелегированный примесью поликремний удаляется как минимум в 4-5 раз быстрее, чем легированный примесью поликремний, то легированный поликремниевый материал и остающийся предохранительный слой 245 полностью удаляются из всех зон матрицы ячеек и зоны периферийной схемы, за исключением контактной площадки 260. В результате на второй пленке ILD 240 не происходит образования никакого остающегося слоя.
После этого изготовление полупроводникового запоминающего устройства заканчивается точно также, как и в первом варианте изобретения, который уже был проиллюстрирован со ссылками на фиг.9-14 включительно.
Как уже упоминали выше, в соответствии со способом изготовления полупроводникового запоминающего устройства по второму варианту настоящего изобретения, даже в случае сферического коробления на пленке ILD в зоне периферийной схемы, когда для образования контактной площадки используется технологический процесс СМР, то и в этом случае можно предотвратить оставление случайного материала на пленке ILD, обусловленного сферическим короблением.
Ниже подробнее опишем способ изготовления полупроводникового запоминающего устройства по третьему варианту настоящего изобретения.
На фиг. 22-28 включительно изображены виды в разрезе, иллюстрирующие способ изготовления полупроводникового запоминающего устройства по третьему варианту настоящего изобретения.
Обратимся к фиг.22, где видно, что управляющий электрод 320 образуется на полупроводниковой подложке 310 методом STI (изоляция неглубокого углубления), в соответствии с которым происходит разделение зоны изоляции 312 и активной зоны. Управляющий электрод 320 образуется таким образом, чтобы он имел полицидную структуру, состоящую из, например, слоя поликремния и слоя вольфрамового силицида. Затем на последующем этапе с учетом избирательности травления слоя нитрида кремния относительно оксидного слоя, используемого в качестве пленки ILD, происходит образование с помощью слоя нитрида кремния прокладки 322, которая будет покрывать управляющий электрод 320. После этого в активной зоне между управляющими электродами 320 в зоне матрицы ячеек образуется методом ионной имплантации исток/сток (не показан), посредством чего и завершается формирование транзистора, состоящего из управляющего электрода 320 и истока/стока.
Обратимся к фиг. 23: чтобы защитить поверхность активной зоны полупроводниковой подложки 310, которая обнажается в процессе формирования транзистора, от прекращающего травление слоя, который будет образован из нитридного слоя на последующем этапе, образуется тепловой оксидный слой 323 на полупроводниковой подложке толщиной
Figure 00000011
После этого на всей поверхности результирующей структуры, имеющей тепловой оксидный слой 323, образуется из нитрида кремния прекращающий травление слой 325 толщиной примерно
Figure 00000012
С учетом избирательности травления относительно оксидного слоя прекращающий травление слой 325 образуется толщиной как минимум
Figure 00000013
чтобы не было скрыто пространство между управляющими электродами 320.
Обратимся к фиг.24, где ясно видно, что первый оксидный слой 327 образован в пространстве между управляющими электродами 320 в результирующей структуре, имеющей прекращающий травление слой 325. В высоко интегрированном полупроводниковом устройстве расстояние между управляющими электродами равно 0,15 мкм или меньше. Следовательно, если в таком небольшом пространстве существует пустота, то ее наличие вызывает короткое замыкание. Таким образом очень важно заполнить пространство между управляющими электродами и ликвидировать все пустоты. Чтобы добиться этого, осаждаем на результирующей структуре, имеющей прекращающий травление слой 325, материал с отличными текучими характеристиками, например, BPSG (борофосфосиликатное стекло) или SOG (спиновое стекло), с образованием толщины примерно
Figure 00000014
с последующим травлением осажденного слоя под углом 45o с целью расширения отверстия между управляющими электродами 320. Затем осаждаем на нем BPSG или SOG до образования толщины в
Figure 00000015
с последующим выравниванием поверхности методом оплавления, в результате чего получаем слой BPSG или слой SOG. После этого методом химического механического полирования (СМР) выравниваем поверхность слоя BPSG или слоя SOG, используя в качестве точки окончания травления прекращающий травление слой 325, и на этом заканчивается образование первого оксидного слоя 327.
Обратимся к фиг. 25, где ясно видно, что на всей поверхности результирующей структуры, имеющей первый оксидный слой 327, осаждается второй оксидный слой 329, например слой Р-TEOS (Р-тетраэтиловый ортосиликат), способный осаждаться при более низкой температуре с образованием толщины примерно в
Figure 00000016
Кроме того, чтобы исключить вероятность сужения отверстия контактной площадки в процессе последующего этапа травления с целью образования отверстия контактной площадки, выполняется процедура осаждения слоя поликристаллического кремния толщиной примерно
Figure 00000017

Обратимся к фиг.26, где видно, что на слое поликристаллического кремния 331 образуется фоторезисторная структура 333, чтобы определить контуры зоны, в которых будет образована контактная площадка.
Обратимся к фиг.27, где схематически показано последовательное травление слоя поликристаллического кремния 331, второго оксидного слоя 329, первого оксидного слоя 327, прекращающего травление слоя 325 и теплового оксидного слоя 323 и использованием в качестве маски фоторезистивную структуру 333, в результате чего происходит образование структуры слоя поликристаллического кремния 331а, структуры второго оксидного слоя 329а и структуры прекращающего травление слоя 325. В это же время происходит образование отверстия контактной площадки А, которое одновременно обнажает поверхность полупроводниковой подложки 310 и прокладки 322. В данном случае даже если в процессе травления с целью образования отверстия контактной площадки А имеет место небольшое неправильное выравнивание, то процесс травления осуществляется в тех же условиях, что и для оксидного слоя, чтобы исключить вероятность повреждения изготовленной из нитрида прокладки 322 и поверхности полупроводниковой подложки 310, изготовленной из кремния. После этого удаляем фоторезистную структуру 333.
Обратимся к фиг.28, где ясно видно, что на имеющей отверстие контактной площадки А результирующей структуре осаждается проводящий слой, например легированный примесью слой поликремния, до образования толщины, достаточной для заполнения отверстия контактной площадки А. После этого методом СМР осуществляется травление проводящего слоя и структуры слоя поликремния 331, причем в качестве прекращающего травление слоя используется структура второго оксидного слоя 329а, посредством чего и образуется выравненная по поверхности контактная площадка 340 в самом отверстии контактной площадки А.
После этого завершение изготовления полупроводникового запоминающего устройства осуществляется тем же способом, который предусмотрен первым вариантом изобретения, проиллюстрированным на фиг.9-14 включительно.
По третьему варианту настоящего изобретения образованная в пространстве каждой контактной площадки структура второго оксидного слоя (с использованием Р-тетраэтилового ортосиликата) повторно образуется в зоне матрицы ячеек, а в другой зоне, помимо зоны матрицы ячеек, также существует изготовленная из Р-тетраэтилового ортосиликата вторая оксидная структура, чтобы поверхность полупроводниковой подложки точно выравнивалась по поверхности без образования сферического коробления.
Как уже отмечалось выше, в соответствии с вариантами настоящего изобретения контактная площадка образуется методом структуризации с таким расчетом, чтобы можно было гарантировать достаточный допустимый предел выравнивания без повреждения самой полупроводниковой подложки. Кроме того, после образования контактной площадки разрядной шины на этой площадке образуется разрядная шина, так что разность шага в полупроводниковой подложке сводится к минимуму, а сама полупроводниковая подложка выравнивается по поверхности более простым способом. В результате разность шага между зоной матрицы ячеек и зоной периферийной схемы уменьшается до толщины управляющего электрода.
Хотя настоящее изобретение было описано и проиллюстрировано с ссылками на специфические варианты, однако для специалистов в данной области совершенно очевидно, что возможны различные дополнительные изменения и модификации без отхода от сути и объема этого изобретения.

Claims (25)

1. Способ изготовления полупроводникового запоминающего устройства, отличающийся тем, что содержит следующие этапы: (a) образование управляющих электродов на полупроводниковой подложке, причем управляющие электроды покрыты нитридной прокладкой, (b) образование на обнаженной поверхности полупроводниковой подложки между управляющими электродами теплового оксидного слоя, (c) формирование прекращающего травление слоя на всей поверхности результирующей структуры этапа (b) соответствующей толщины, чтобы пространство между управляющими электродами было открыто, (d) образование первой пленки межслойного диэлектрика (ILD), покрывающей пространство между управляющими электродами и верхней частью управляющих электродов, (e) структурирование первой пленки ILD для образования отверстия контактной площадки, которое обнажает прокладку и прекращающий травление слой, (f) удаление прекращающего травление слоя и теплового оксидного слоя для обнажения поверхности полупроводниковой подложки, и (g) заполнение отверстия контактной площадки проводящим материалом, чтобы образовать контактные площадки.
2. Способ по п.1, отличающийся тем, что прекращающий травление слой выполнен из нитрида кремния.
3. Способ по п.1, отличающийся тем, что этап (d) содержит следующие подэтапы: (d1) образование первого оксидного слоя на результирующей структуре, имеющей прекращающий травление слой, (d2) травление первого оксидного слоя, используя в качестве точки прекращения травления прекращающий травление слой, для образования выравненного по поверхности первого оксидного слоя, и (d3) образование второго оксидного слоя на выравненном по поверхности первом оксидном слое.
4. Способ по п.3, отличающийся тем, что второй оксидный слой образуется методом химического осаждения из паровой фазы (CVD).
5. Способ по п.1, отличающийся тем, что этап (g) содержит следующие подэтапы: (g1) образование первого проводящего слоя на всей поверхности результирующей структуры, имеющей отверстие контактной площадки, и (g2) травление первого проводящего слоя до тех пор, пока не обнажится поверхность первой пленки ILD, чтобы образовать контактные площадки в отверстии контактной площадки.
6. Способ по п.5, отличающийся тем, что первый проводящий слой представлен легированным примесью слоем поликремния.
7. Способ по п.5, отличающийся тем, что подэтап (g2) выполняется методом химического металлического полирования (СМР).
8. Способ по п.5, отличающийся тем, что подэтап (g2) выполняется методом травления первого проводящего слоя.
9. Способ по п. 1, отличающийся тем, что дополнительно содержит после этапа (g) следующие этапы: (h) образование второй пленки ILD на результирующей структуре, имеющей контактную площадку, (i) структуризация второй пленки ILD для образования контактного отверстия разрядной шины, которое обнажает поверхность какой-то части контактных площадок, (j) образование контактного штекера разрядной шины в контактном отверстии разрядной шины, и (k) образование разрядной шины на результирующей структуре этапа (j), причем разрядная шина соединяется с контактным штекером разрядной шины.
10. Способ по п.9, отличающийся тем, что вторая пленка ILD изготовлена из борофосфосиликатного стекла (BPSG).
11. Способ по п. 9, отличающийся тем, что контактный штекер разрядной шины изготавливают из легированного примесью поликремния.
12. Способ по п. 9, отличающийся тем, что этап (k) содержит следующие подэтапы: (k1) образование аморфного вольфрамового силицидного слоя на результирующей структуре, имеющей контактный штекер разрядной шины, и (k2) структурирование вольфрамового силицидного слоя для образования разрядной шины.
13. Способ по п.9, отличающийся тем, что дополнительно содержит после этапа (k) следующие этапы: (l) образование третьей пленки ILD на результирующей структуре, имеющей разрядную шину, (m) структурирование третьей пленки ILD для образования контактного отверстия управляющего электрода, которое обнажает поверхность другой части контактных площадок, (n) образование управляющего электрода, соединенного с полупроводниковой подложкой через контактное отверстие управляющего электрода и другую часть контактных площадок, (о) образование диэлектрической пленки на управляющем электроде и (р) образование верхнего электрода на диэлектрическом слое для завершения формирования конденсатора.
14. Способ по п. 13, отличающийся тем, что этап (l) содержит подэтап образования слоя О3-тетраэтилового ортосиликата (TEOS) методом химического осаждения из паровой фазы при атмосферном давлении (APCVD).
15. Способ по п.13, отличающийся тем, что этап (l) содержит следующие подэтапы: (l1) образование оксидного слоя плазменного типа, (l2) образование слоя BPSG на оксидном слое плазменного типа и (l3) оплавление слоя BPSG.
16. Способ по п.13, отличающийся тем, что управляющий электрод образуется из легированного примесью поликремния.
17. Способ по п.13, отличающийся тем, что этап (о) содержит следующие подэтапы: (o1) образование нитридного слоя на электроде хранения, (o2) нагревание результирующей структуры этапа о1 в атмосфере азота и (o3) осуществление процесса окисления на результирующей структуре, нагретой до 750oС или выше, для образования диэлектрической пленки, имеющей нитрид/оксидную структуру.
18. Способ изготовления полупроводникового запоминающего устройства, отличающийся тем, что содержит следующие этапы: (a) образование управляющего электрода на полупроводниковой подложке, имеющей зону матрицы ячеек и зону периферийной схемы, причем управляющий электрод покрывается прокладкой, (b) образование выровненной по поверхности первой пленки межслойного диэлектрика (ILD) на полупроводниковой подложке, имеющей управляющий электрод, (c) образование второй пленки ILD на первой пленке ILD, (d) образование остающегося предохранительного слоя на второй пленке ILD, (e) структурирование остающегося предохранительного слоя, второй пленки ILD и первой пленки ILD в определенной последовательности для образования отверстия контактной площадки, которая одновременно обнажает активную зону полупроводниковой подложки и какую-то часть прокладки зоны матрицы ячеек, и (f) образование контактной площадки в отверстии контактной площадки.
19. Способ по п.18, отличающийся тем, что прокладка выполнена из нитрида.
20. Способ по п.18, отличающийся тем, что первая пленка ILD изготавливается из борофосфосиликатного стекла (BPSG).
21. Способ по п.18, отличающийся тем, что первая пленка ILD выравнивается по поверхности методом химического механического полирования (СМР).
22. Способ по п.18, отличающийся тем, что вторая пленка образована из оксида.
23. Способ по п.18, отличающийся тем, что остающийся предохранительный слой образован из нелегированного примесью поликремния.
24. Способ по п.23, отличающийся тем, что остающийся предохранительный слой образуется толщиной от 200 до
Figure 00000018

25. Способ по п.18, отличающийся тем, что этап (f) содержит подэтапы: (f1) осаждение легированного примесью поликремния на всей поверхности результирующей структуры, имеющей отверстие контактной площадки, до толщины, достаточной для заполнения отверстия контактной площадки, (f2) удаление легированного примесью поликремния части, исключая внутреннюю часть отверстия контактной площадки, и остающийся предохранительный слой для образования контактной площадки в отверстии для контактной площадки.
26. Способ по п.25, отличающийся тем, что подэтап (f2) выполняется методом химического механического полирования (СМР).
RU97118478/28A 1996-10-30 1997-10-29 Способ изготовления полупроводникового запоминающего устройства, имеющего самовыравненный контакт RU2190897C2 (ru)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR1019960050492A KR100200748B1 (ko) 1996-10-30 1996-10-30 반도체장치의 제조방법
KR96-50492 1996-10-30
KR1019960069320A KR100230396B1 (en) 1996-12-20 1996-12-20 Semiconductor device making method
KR96-69320 1996-12-20

Publications (2)

Publication Number Publication Date
RU97118478A RU97118478A (ru) 2000-01-27
RU2190897C2 true RU2190897C2 (ru) 2002-10-10

Family

ID=26632242

Family Applications (1)

Application Number Title Priority Date Filing Date
RU97118478/28A RU2190897C2 (ru) 1996-10-30 1997-10-29 Способ изготовления полупроводникового запоминающего устройства, имеющего самовыравненный контакт

Country Status (7)

Country Link
US (2) US6071802A (ru)
EP (3) EP1684343A3 (ru)
JP (2) JPH10135333A (ru)
CN (2) CN1123927C (ru)
DE (1) DE69737783T2 (ru)
RU (1) RU2190897C2 (ru)
TW (1) TW405236B (ru)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6649308B1 (en) * 1998-03-30 2003-11-18 Texas Instruments-Acer Incorporated Ultra-short channel NMOSFETS with self-aligned silicide contact
US6342419B1 (en) * 1999-04-19 2002-01-29 Taiwan Semiconductor Manufacturing Co., Ltd. DRAM capacitor and a method of fabricating the same
KR100351890B1 (ko) * 1999-05-08 2002-09-12 주식회사 하이닉스반도체 반도체 소자의 플러그층 형성 방법
KR100334393B1 (ko) * 1999-06-30 2002-05-03 박종섭 반도체소자의 제조방법
TW417245B (en) * 1999-07-16 2001-01-01 Taiwan Semiconductor Mfg Method of producing bitline
KR100331848B1 (ko) * 1999-07-20 2002-04-09 박종섭 반도체 소자의 콘택 패드 형성 방법
JP2001102550A (ja) * 1999-09-02 2001-04-13 Samsung Electronics Co Ltd 自己整合コンタクトを有する半導体メモリ装置及びその製造方法
KR100366620B1 (ko) * 1999-09-02 2003-01-09 삼성전자 주식회사 자기정합 콘택을 갖는 반도체 메모리장치 및 그 제조방법
JP4667551B2 (ja) * 1999-10-19 2011-04-13 ルネサスエレクトロニクス株式会社 半導体装置
US20050026412A1 (en) * 2000-06-16 2005-02-03 Drynan John M. Interconnect line selectively isolated from an underlying contact plug
US6511879B1 (en) * 2000-06-16 2003-01-28 Micron Technology, Inc. Interconnect line selectively isolated from an underlying contact plug
KR100343148B1 (ko) * 2000-11-10 2002-07-06 윤종용 반도체 소자의 콘택패드 형성방법
JP2002319632A (ja) * 2001-04-20 2002-10-31 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2002319551A (ja) * 2001-04-23 2002-10-31 Nec Corp 半導体装置およびその製造方法
US6861698B2 (en) * 2002-01-24 2005-03-01 Silicon Storage Technology, Inc. Array of floating gate memory cells having strap regions and a peripheral logic device region
KR100583118B1 (ko) * 2003-12-19 2006-05-23 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성방법
JP2007294618A (ja) * 2006-04-24 2007-11-08 Elpida Memory Inc 半導体装置の製造方法及び半導体装置
US7709367B2 (en) * 2006-06-30 2010-05-04 Hynix Semiconductor Inc. Method for fabricating storage node contact in semiconductor device
US7666343B2 (en) * 2006-10-18 2010-02-23 Polymer Group, Inc. Process and apparatus for producing sub-micron fibers, and nonwovens and articles containing same
JP2007158370A (ja) * 2007-01-31 2007-06-21 Oki Electric Ind Co Ltd 窒化膜サイドウォール付きゲートを有する半導体装置の製造方法
JP2010080798A (ja) * 2008-09-29 2010-04-08 Renesas Technology Corp 半導体集積回路装置および半導体集積回路装置の製造方法
JP5268618B2 (ja) * 2008-12-18 2013-08-21 株式会社東芝 半導体装置
KR20110120695A (ko) * 2010-04-29 2011-11-04 삼성전자주식회사 반도체 소자
JP5127907B2 (ja) * 2010-11-11 2013-01-23 ルネサスエレクトロニクス株式会社 半導体装置
US8440533B2 (en) * 2011-03-04 2013-05-14 Globalfoundries Singapore Pte. Ltd. Self-aligned contact for replacement metal gate and silicide last processes
JP5858952B2 (ja) * 2013-05-20 2016-02-10 三菱電機株式会社 半導体装置の製造方法
US9716160B2 (en) 2014-08-01 2017-07-25 International Business Machines Corporation Extended contact area using undercut silicide extensions
US9379194B2 (en) * 2014-11-09 2016-06-28 Tower Semiconductor Ltd. Floating gate NVM with low-moisture-content oxide cap layer
US9431455B2 (en) * 2014-11-09 2016-08-30 Tower Semiconductor, Ltd. Back-end processing using low-moisture content oxide cap layer
CN106847670A (zh) * 2017-02-14 2017-06-13 上海华虹宏力半导体制造有限公司 半导体器件的制造方法
US11996297B2 (en) * 2021-08-06 2024-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a semiconductor device

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61156883A (ja) * 1984-12-28 1986-07-16 Toshiba Corp 半導体装置の製造方法
US5235199A (en) * 1988-03-25 1993-08-10 Kabushiki Kaisha Toshiba Semiconductor memory with pad electrode and bit line under stacked capacitor
JP3199717B2 (ja) * 1989-09-08 2001-08-20 株式会社東芝 半導体装置およびその製造方法
JPH04181769A (ja) * 1990-11-15 1992-06-29 Matsushita Electric Ind Co Ltd 半導体記憶装置およびその製造方法
US5137842A (en) * 1991-05-10 1992-08-11 Micron Technology, Inc. Stacked H-cell capacitor and process to fabricate same
US5296400A (en) * 1991-12-14 1994-03-22 Hyundai Electronics Industries Co., Ltd. Method of manufacturing a contact of a highly integrated semiconductor device
KR950000660B1 (ko) * 1992-02-29 1995-01-27 현대전자산업 주식회사 고집적 소자용 미세콘택 형성방법
US5292677A (en) * 1992-09-18 1994-03-08 Micron Technology, Inc. Reduced mask CMOS process for fabricating stacked capacitor multi-megabit dynamic random access memories utilizing single etch stop layer for contacts
KR940016805A (ko) * 1992-12-31 1994-07-25 김주용 반도체 소자의 적층 캐패시터 제조 방법
US5340763A (en) * 1993-02-12 1994-08-23 Micron Semiconductor, Inc. Multi-pin stacked capacitor utilizing micro villus patterning in a container cell and method to fabricate same
KR0161731B1 (ko) * 1994-10-28 1999-02-01 김주용 반도체소자의 미세콘택 형성방법
US5858865A (en) * 1995-12-07 1999-01-12 Micron Technology, Inc. Method of forming contact plugs
US6015986A (en) * 1995-12-22 2000-01-18 Micron Technology, Inc. Rugged metal electrodes for metal-insulator-metal capacitors

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Технология СБИС. /Под ред. С.Зи. - М.: Мир, 1986, т.2, с.223-230. *

Also Published As

Publication number Publication date
TW405236B (en) 2000-09-11
JPH10135333A (ja) 1998-05-22
JP3236001B2 (ja) 2001-12-04
US6071802A (en) 2000-06-06
JP2000323573A (ja) 2000-11-24
EP0840371B1 (en) 2007-06-06
EP1684343A2 (en) 2006-07-26
CN1123927C (zh) 2003-10-08
EP0840371A2 (en) 1998-05-06
CN1426101A (zh) 2003-06-25
EP0840371A3 (en) 2005-02-16
CN1200457C (zh) 2005-05-04
US6316803B1 (en) 2001-11-13
EP1684342A3 (en) 2010-03-03
DE69737783T2 (de) 2008-02-28
EP1684342B1 (en) 2011-06-01
CN1181628A (zh) 1998-05-13
EP1684342A2 (en) 2006-07-26
EP1684343A3 (en) 2010-03-03
DE69737783D1 (de) 2007-07-19

Similar Documents

Publication Publication Date Title
RU2190897C2 (ru) Способ изготовления полупроводникового запоминающего устройства, имеющего самовыравненный контакт
US6281541B1 (en) Metal-oxide-metal capacitor for analog devices
US7153727B2 (en) Semiconductor device and method of manufacturing the same
US6326669B1 (en) Semiconductor device and method of making the same
US7342275B2 (en) Semiconductor device and method of manufacturing the same
US6479341B1 (en) Capacitor over metal DRAM structure
US8680595B2 (en) Sleeve insulators and semiconductor device including the same
US7807569B2 (en) Method of manufacturing a contact structure for a semiconductor device
US6080620A (en) Method for fabricating interconnection and capacitors of a DRAM using a simple geometry active area, self-aligned etching, and polysilicon plugs
US6100137A (en) Etch stop layer used for the fabrication of an overlying crown shaped storage node structure
US7115491B2 (en) Method for forming self-aligned contact in semiconductor device
KR20100057203A (ko) 반도체 장치의 배선 구조물 및 이의 형성방법
US5998249A (en) Static random access memory design and fabrication process featuring dual self-aligned contact structures
JP2000068481A (ja) Ｄｒａｍ装置の製造方法
US6080664A (en) Method for fabricating a high aspect ratio stacked contact hole
US6274426B1 (en) Self-aligned contact process for a crown shaped dynamic random access memory capacitor structure
US6015733A (en) Process to form a crown capacitor structure for a dynamic random access memory cell
JP2003045968A (ja) 半導体素子のコンタクト形成方法及びそれにより製造された半導体メモリ素子
JP2002280452A (ja) 効果的に短絡を防止できる集積回路装置およびその製造方法
KR101168606B1 (ko) 반도체 장치의 배선 구조물 및 이의 형성 방법
US6013550A (en) Method to define a crown shaped storage node structure, and an underlying conductive plug structure, for a dynamic random access memory cell
KR19980020347A (ko) 반도체 소자의 배선구조 및 제조 방법
JPH1197529A (ja) 半導体装置の製造方法
US20230389296A1 (en) Method of manufacturing semiconductor device with programmable feature
US20230389302A1 (en) Semiconductor device with programable feature