JP2002319632A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2002319632A
JP2002319632A JP2001122068A JP2001122068A JP2002319632A JP 2002319632 A JP2002319632 A JP 2002319632A JP 2001122068 A JP2001122068 A JP 2001122068A JP 2001122068 A JP2001122068 A JP 2001122068A JP 2002319632 A JP2002319632 A JP 2002319632A
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semiconductor device
film
forming
interlayer insulating
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Kan Ogata
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Abstract

(57)【要約】 【課題】 上層から半導体基板へ接続されるコンタクト
ホールのアスペクト比を最小限に抑えて、コンタクトホ
ールの加工性を向上させる。 【解決手段】 半導体基板１上のメモリセル領域に層間
絶縁膜１１を介してキャパシタ上部電極１４、キャパシ
タ下部電極１２及びキャパシタ誘電体膜１３から成るキ
ャパシタが形成された半導体装置であって、メモリセル
領域以外の領域における層間絶縁膜１１上にキャパシタ
下部電極１２と同一層の膜から成る所定形状のストレー
ジノードパッド電極２０を形成した。上層から半導体基
板１へ接続されるコンタクトプラグ１７をストレージノ
ードパッド電極２０を介して半導体基板１と接続するこ
とができ、コンタクトホールのアスペクト比を低減させ
ることが可能となる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置及び
その製造方法に関し、特にメモリキャパシタを備えた半
導体メモリに関するものである。
【０００２】
【従来の技術】近時においては、ＤＲＡＭ回路とロジッ
ク回路を混載した半導体装置（システムＬＳＩ等）が製
造されるようになっている。このような半導体装置はｅ
ｍｂｅｄｄｅｄ ＤＲＡＭ（以下、ｅＲＡＭと称する）
とも呼ばれており、ｅＲＡＭを使用することにより、従
来、多数の汎用ＩＣを組み合わせて実現していたシステ
ム機能を１個のＩＣ上で実現することができる。以下、
ｅＲＡＭの製造方法の一部を図３及び図４に基づいて説
明する。
【０００３】ｅＲＡＭにおいては、ＤＲＡＭ回路とロジ
ック回路の混載のため、半導体基板上にＤＲＡＭメモリ
セルが形成される領域（以下、ＤＲＡＭ回路領域と称す
る）と、ロジック回路が形成される領域（以下、ロジッ
ク回路領域と称する）を有している。ここで、ロジック
回路領域はＤＲＡＭ回路の周辺回路領域であってもよ
い。図３及び図４においては、図中の左側にＤＲＡＭ回
路領域を、図中の右側にロジック回路領域を図示する。
【０００４】先ず、図３（ａ）に示すように、素子活性
領域、素子分離領域を形成した半導体基板１０１上にゲ
ート酸化膜１０２、ゲート電極１０４を形成する。次
に、ロジック回路領域において低濃度の拡散層１０３ｂ
を形成した後、ゲート電極１０４を覆うシリコン窒化膜
等の絶縁膜１０５を形成する。その後、半導体基板１０
１の表面領域に適切なイオン注入処理を行って、ＤＲＡ
Ｍ回路領域に拡散層１０３を、ロジック回路領域に高濃
度の拡散層１０３ａを形成して両領域にトランジスタを
形成する。ここで、ＤＲＡＭ回路領域のゲート電極１０
４はワード線となる。次に、ロジック回路領域において
拡散層１０３の上の所定領域を覆うように例えばコバル
トシリサイド（ＣｏＳｉ２）からなるシリサイド層１１
９をいわゆるサリサイド法により形成する。
【０００５】次に、ゲート電極１０４上に層間絶縁膜１
０６を形成した後、フォトリソグラフィー及びこれに続
くドライエッチングにより、ＤＲＡＭ回路領域にコンタ
クトホールを形成し、ポリシリコン膜を形成してこのコ
ンタクトホールに充填することによりポリシリコン膜か
らなるパッド電極１０７を形成する。
【０００６】ＤＲＡＭ回路領域においては、このパッド
電極１０７を介して続いて形成されるビット線やキャパ
シタ下部電極１１２が半導体基板１０１と電気的に接続
される。
【０００７】次に、パッド電極１０７上に層間絶縁膜１
０８を形成した後、ＤＲＡＭ回路領域及びロジック回路
領域に内部配線としてのタングステン配線１０９，１１
０をそれぞれ形成する。ＤＲＡＭ回路領域のタングステ
ン配線１０９はビット線となり、ロジック回路領域のタ
ングステン配線１１０は後工程で形成されるコンタクト
プラグ１１７の受けとなり、シリサイド層１１９と電気
的に接続される。
【０００８】次に、図３（ｂ）に示すように、層間絶縁
膜１１１を堆積した後、ＤＲＡＭ回路領域にポリシリコ
ン膜から成るキャパシタ下部電極１１２を形成する。
【０００９】次に、図３（ｃ）に示すように、キャパシ
タ誘電体膜１１３を堆積する。キャパシタ誘電体膜１１
３は、シリコン窒化膜を酸化してその表面にシリコン酸
化膜を形成した２層のいわゆるＯＮ膜が用いられる。そ
の後、ＤＲＡＭ回路領域にポリシリコン膜から成るキャ
パシタ上部電極１１４が形成される。
【００１０】次に、図４（ａ）に示すように、コンタク
ト層間絶縁膜１１５を堆積する。そして、コンタクト層
間絶縁膜１１５にコンタクトホールを開孔した後、ＤＲ
ＡＭ回路領域においてタングステンから成るコンタクト
プラグ１１６を形成するとともに、ロジック回路領域に
おいてもタングステンから成るコンタクトプラグ１１７
を形成する。ＤＲＡＭ回路領域ではキャパシタ上部電極
１１４とコンタクトプラグ１１６の間で電気的接続がな
されるのに対し、ロジック回路領域ではコンタクトプラ
グ１１７とタングステン配線１１０との間で電気的接続
がなされる。
【００１１】次に、図４（ｂ）に示すように、コンタク
トプラグ１１６，１１７と接続されるアルミまたは銅か
らなる配線層１１８を形成する。その後、配線層１１８
を覆うように層間膜（不図示）を形成し、その上に更に
アルミまたは銅からなる配線層を形成することでロジッ
ク回路領域において多層配線が形成される。
【００１２】
【発明が解決しようとする課題】しかしながら上述した
ような従来の製造方法では、ＤＲＡＭ回路領域とロジッ
ク回路領域では、コンタクトプラグ１１６とコンタクト
プラグ１１７を埋め込むコンタクトホールの深さがそれ
ぞれ異なることになる。特にロジック回路領域において
は、図４（ａ）に示すように、コンタクトプラグ１１７
を埋め込むためのコンタクトホールをコンタクト層間絶
縁膜１１５と層間絶縁膜１１１の２層の絶縁膜を貫通さ
せる必要があるため、コンタクトホールを非常に深くす
る必要がある。このため、コンタクトプラグ１１７を埋
め込むためのコンタクトホールのアスペクト比が増大
し、コンタクトホール形成の際のドライエッチングが非
常に困難となっていた。しかも、ＤＲＡＭ回路領域のキ
ャパシタ容量を増大させるためにはキャパシタ下部電極
１１２の膜厚を厚くする必要があり、これに伴ってキャ
パシタ下部電極１１２を覆うコンタクト層間絶縁膜１１
５の膜厚が増大するため、ますますコンタクトプラグ１
１７を埋め込むためのコンタクトホールが深くなってし
まうという問題が発生していた。
【００１３】更に、キャパシタ下部電極１１２及びキャ
パシタ上部電極１１４はＤＲＡＭ回路領域にのみ形成さ
れるため、図４（ｂ）に示すように、ＤＲＡＭ回路領域
とロジック回路領域の間ではキャパシタ下部電極１１２
及びキャパシタ上部電極１１４の合計の厚み分の絶対的
な段差１２０が生じることとなる。特に、キャパシタ容
量増加のためにはキャパシタ下部電極１１２及びャパシ
タ上部電極１１４の合計膜厚を大きくする必要があり、
コンタクト層間絶縁膜１１５を堆積した後に平坦化処理
を行ったとして段差を解消することは困難であった。こ
のような平坦性の劣化は、上層の微細な多層配線形成に
おいて写真製版処理（フォトリソグラフィー）による寸
法精度のマージンを低下させる要因となっていた。
【００１４】この発明は、上述のような問題点を解決す
るためになされたものであり、第１の目的は、上層から
半導体基板へ接続されるコンタクトホールのアスペクト
比を最小限に抑えて、コンタクトホールの加工性を向上
させることにある。
【００１５】また、第２の目的は、ｅＲＡＭのようにメ
モリセル領域と他の領域を有する半導体装置において、
各領域間で発生する段差を最小限に抑えることにより、
上層に形成する配線層のパターニングを高い精度で行う
ことにある。
【００１６】
【課題を解決するための手段】この発明の半導体装置
は、半導体基板上のメモリセル領域に層間絶縁膜を介し
て上部電極、下部電極及び誘電体膜から成るキャパシタ
が形成された半導体装置であって、前記メモリセル領域
以外の領域における前記層間絶縁膜上に前記キャパシタ
の前記下部電極と同一層の膜から成る所定形状の導電パ
ターンが形成されているものである。
【００１７】また、前記メモリセル領域以外の領域にお
いて前記半導体基板上に形成されたゲート電極及び１対
の不純物拡散層を含む半導体素子と、前記不純物拡散層
に接続されたビット線とを備え、前記ビット線に対して
上層から電気的に接続されるコンタクトプラグが前記導
電パターンを介して前記ビット線と接続されているもの
である。
【００１８】また、前記導電パターンが配線形状に形成
されているものである。
【００１９】また、前記導電パターンの平面形状が電極
パッド形状とされているものである。
【００２０】また、前記層間絶縁膜上において、前記導
電パターンと前記下部電極の膜厚を略同一としたもので
ある。
【００２１】また、前記メモリセル領域をＤＲＡＭ回路
領域とし、前記メモリセル領域以外の領域をロジック回
路領域としたものである。
【００２２】また、この発明の半導体装置の製造方法
は、半導体基板上の第１及び第２の領域のそれぞれにゲ
ート電極及び１対の不純物拡散層を有する半導体素子を
形成する第１の工程と、前記ゲート電極上を含む前記半
導体基板上に第１の層間絶縁膜を形成する第２の工程
と、前記第１及び第２の領域のそれぞれにおいて、前記
第１の層間絶縁膜に開孔を形成する第３の工程と、前記
第１の層間絶縁膜上に導電膜を形成して前記開孔を埋め
込み、前記第１及び第２の領域のそれぞれにおいて前記
導電膜と前記不純物拡散層とを電気的に接続する第４の
工程と、前記導電膜を前記第１の層間絶縁膜上でパター
ニングして、前記第１の領域において前記不純物拡散層
と電気的に接続されたキャパシタの下部電極を形成する
とともに前記第２の領域において前記不純物拡散層と電
気的に接続された所定形状の導電パターンを形成する第
５の工程とを有するものである。
【００２３】また、前記第５の工程後に、前記導電パタ
ーン上に第２の層間絶縁膜を形成する第６の工程と、前
記第２の層間絶縁膜に前記導電パターンに達する開孔を
形成する第７の工程と、前記開孔内を充填し、前記導電
パターンと電気的に接続されたコンタクトプラグを形成
する第８の工程とを更に有するものである。
【００２４】また、前記第５の工程において、前記導電
膜を配線形状にパターニングして前記導電パターンを形
成するものである。
【００２５】また、前記第５の工程において、前記導電
膜を電極パッド形状にパターニングして前記導電パター
ンを形成するものである。
【００２６】また、前記２の工程の前に、前記第２の領
域において、前記不純物拡散層と接続されるビット線を
形成する第９の工程を更に有し、前記第３の工程におい
て、前記第２の領域において前記開孔を前記ビット線ま
で到達するように形成し、前記第４の工程において、前
記導電膜と前記不純物拡散層とを前記ビット線を介して
電気的に接続するものである。
【００２７】また、前記第５の工程後、前記第１の領域
において前記下部電極上に誘電体膜を形成する第１０の
工程と、前記誘電体膜上にキャパシタの上部電極を形成
する第１１の工程とを更に有するものである。
【００２８】また、前記第１の領域をＤＲＡＭ回路領域
とし、前記第２の領域をロジック回路領域とするもので
ある。
【００２９】
【発明の実施の形態】図１及び図２は、この発明の実施
の形態に係る半導体装置及びその製造方法を示す概略断
面図である。以下、図１及び図２に基づいて、この発明
の実施の形態に係る半導体装置の構造と製造方法を共に
説明する。本実施の形態の半導体装置は、この発明をＤ
ＲＡＭ回路とロジック回路が混載されたｅＲＡＭに適用
したものである。図１及び図２においては、図中の左側
にＤＲＡＭ回路領域を、図中の右側にロジック回路領域
を図示する。
【００３０】先ず、図１（ａ）に示すように、素子活性
領域、素子分離領域を形成した半導体基板１上にゲート
酸化膜２、ゲート電極４を形成する。次に、ロジック回
路領域においてゲート電極４をマスクとしてイオン注入
を行うことにより低濃度の拡散層３ｂを形成した後、ゲ
ート電極４を覆うシリコン窒化膜等の絶縁膜５を形成す
る。その後、半導体基板１の表面領域に適切なイオン注
入処理を行って、ＤＲＡＭ回路領域に拡散層３を、ロジ
ック回路領域に高濃度の拡散層３ａを形成して両領域に
トランジスタを形成する。ここで、ＤＲＡＭ回路領域の
ゲート電極４はワード線となる。次に、ロジック回路領
域において拡散層３の上の所定領域を覆うように例えば
コバルトシリサイド（ＣｏＳｉ２）からなるシリサイド
層１９をいわゆるサリサイド法により形成する。
【００３１】次に、ゲート電極４上に層間絶縁膜６を形
成した後、フォトリソグラフィー及びこれに続くドライ
エッチングにより、ＤＲＡＭ回路領域にコンタクトホー
ルを形成し、ポリシリコン膜を形成してこのコンタクト
ホールに充填することによりポリシリコン膜からなるパ
ッド電極７を形成する。
【００３２】ＤＲＡＭ回路領域においては、このパッド
電極７を介して続いて形成されるビット線やキャパシタ
下部電極１２が半導体基板１と電気的に接続される。
【００３３】次に、パッド電極７上に層間絶縁膜８を形
成した後、ＤＲＡＭ回路領域及びロジック回路領域に内
部配線としてのタングステン配線９，１０をそれぞれ形
成する。ＤＲＡＭ回路領域のタングステン配線９はビッ
ト線となり、ロジック回路領域ではタングステン配線１
０とシリサイド層１９とが電気的に接続される。
【００３４】次に、図１（ｂ）に示すように、層間絶縁
膜１１を堆積した後、ＤＲＡＭ回路領域における層間絶
縁膜１１及び下層の層間絶縁膜８を選択的に除去してパ
ッド電極７に達するコンタクトホールを形成し、ロジッ
ク回路領域における層間絶縁膜１１を選択的に除去して
タングステン配線１０に達するコンタクトホールを形成
する。そして、層間絶縁膜１１上に金属膜を形成してこ
れらのコンタクトホールを充填し、層間絶縁膜１１上で
パターニングを行う。これにより、ＤＲＡＭ回路領域に
おいて金属膜からなるキャパシタ下部電極１２を形成す
るとともに、ロジック回路領域においてストレージノー
ドパッド電極（ＳＮパッド電極）２０を形成する。
【００３５】この際、キャパシタ下部電極１２及びスト
レージノードパッド電極２０を形成する金属膜として
は、例えばルテニウム（Ｒｕ）、窒化タングステン（Ｗ
Ｎ）、窒化チタン（ＴｉＮ）、白金（Ｐｔ）等の金属を
用い、ＰＶＤ法やＣＶＤ法によって成膜を行う。形成し
たキャパシタ下部電極１２はポリシリコン膜からなるパ
ッド電極７と電気的に接続される。一方、ストレージノ
ードパッド電極（ＳＮパッド電極）２０は、後工程で形
成されるコンタクトプラグ２１の受けとなる。そして、
ストレージノードパッド電極２０はロジック回路領域に
おけるビット線であるタングステン配線１０と接続さ
れ、タングステン配線１０を介してシリサイド膜１９と
接続される。ここで、ロジック回路領域においては、金
属膜を層間絶縁膜１１上で配線形状にパターニングして
内部配線として利用しても良い。
【００３６】次に、図１（ｃ）に示すように、キャパシ
タ誘電体膜１３を堆積する。キャパシタ誘電体膜１３と
しては、例えばタンタルオキサイド（Ｔａ２０５）が用
いられる。その後、ＤＲＡＭ回路領域に金属膜から成る
キャパシタ上部電極１４を形成する。キャパシタ上部電
極１４を構成する金属膜としては、例えばルテニウム
（Ｒｕ）、窒化タングステン（ＷＮ）、窒化チタン（Ｔ
ｉＮ）、白金（Ｐｔ）を用い、ＰＶＤ法やＣＶＤ法によ
り成膜し、フォトリソグラフィー及びこれに続くドライ
エッチングにより、電極形状にパターニングする。キャ
パシタ上部電極１４とキャパシタ下部電極１２を共にル
テニウム等の金属膜で構成し、誘電率の高いタンタルオ
キサイド膜（キャパシタ誘電体膜１３）を介して容量結
合させたことによりキャパシタ容量を増大させることが
できる。
【００３７】次に、図２（ａ）に示すように、コンタク
ト層間絶縁膜１５を堆積する。そして、コンタクト層間
絶縁膜１５にコンタクトホールを開孔した後、タングス
テン膜を形成してこれらのコンタクトホールを充填する
ことによりＤＲＡＭ回路領域においてタングステン膜か
ら成るコンタクトプラグ１６を形成し、同時にロジック
回路領域においてもタングステン膜から成るコンタクト
プラグ１７を形成する。ＤＲＡＭ回路領域ではキャパシ
タ上部電極１４とコンタクトプラグ１６の間で電気的接
続がなされるのに対し、ロジック回路領域ではコンタク
トプラグ１７とストレージノードパッド電極２０との間
で電気的接続がなされる。
【００３８】次に、図２（ｂ）に示すように、コンタク
ト層間絶縁膜１５上にコンタクトプラグ１６，１７と接
続されるアルミまたは銅からなる配線層１８を形成す
る。その後、配線層１８を覆うように層間膜（不図示）
を形成し、その上に更にアルミまたは銅からなる配線層
を形成することでロジック回路領域において多層配線が
形成される。
【００３９】以上説明したように、本実施の形態によれ
ば、ＤＲＡＭ回路領域におけるキャパシタ下部電極１
２、キャパシタ上部電極１４をルテニウム等の金属膜か
ら構成し、ロジック回路領域においてキャパシタ下部電
極１２を構成する金属膜と同一層を用いて配線パター
ン、電極パターン等の導電パターンを形成するようにし
た。これにより、キャパシタ下部電極１２の形成と同一
工程でロジック回路領域にもストレージノードパッド電
極２０等の導電パターンを形成することができる。導電
パターンとしてストレージノードパッド電極２０を形成
した場合には、ストレージノードパッド電極２０をコン
タクトプラグ１７の受けとして利用することができる。
このため、ストレージノードパッド電極２０を介してコ
ンタクトプラグ１７と下層のタングステン配線１０とを
接続することができ、コンタクトプラグ１７を埋め込む
ためのコンタクトホールの深さをストレージノードパッ
ド電極２０の膜厚（高さ）分だけ浅くすることが可能と
なる。従って、コンタクトホールのアスペクト比を小さ
くしてエッチングの加工性を大幅に向上させることがで
き、微細化に適した精度の高い配線形成を行うことが可
能となる。
【００４０】また、ロジック回路領域においてキャパシ
タ下部電極１２と同一の層を用いて、内部配線パターン
を形成した場合には、ロジック回路領域において配線層
の形成工程の少なくとも一部を省略することが可能とな
る。従って、工程を簡略化して製造コストを低減させる
ことが可能となる。また、内部配線を形成した場合に
も、更に上層から接続するコンタクトホールのアスペク
ト比を小さくすることができ、コンタクトホール形成を
容易に行うことが可能となる。
【００４１】更に、ロジック回路領域にキャパシタ下部
電極１２と同等の膜厚を有するストレージノードパッド
電極２０を形成したため、特にＤＲＡＭ回路領域とロジ
ック回路領域の境界近傍においてコンタクト層間絶縁膜
１５上面に段差が形成されてしまうことを抑えることが
できる。従って、コンタクト層間絶縁膜１５よりも上層
にアルミニウム、銅等の配線層を形成する際に、フォト
リソグラフィーによるパターニング精度を向上させるこ
とが可能となり、更なる微細化を達成することが可能と
なる。
【００４２】また、ロジック回路領域において、ストレ
ージノードパッド電極２０と半導体基板１上の不純物拡
散層３ａとの電機的接続をビット線であるタングステン
配線１０を介して行うようにしたため、通常はパッド電
極が形成されることのないロジック回路領域にストレー
ジノードパッド電極２０と不純物拡散層３ａを接続する
ための新たなパッド電極を形成する必要が生じない。従
って、ビット線を介してストレージノードパッド電極２
０と半導体基板１とを接続することにより工程が煩雑と
なることを抑止できる。
【００４３】
【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に示すような効果を奏する。
【００４４】メモリセル領域以外の領域における層間絶
縁膜上にキャパシタの下部電極と同一層の膜から成る所
定形状の導電パターンを形成したことにより、導電パタ
ーンを上層から接続されるコンタクトプラグの受けとし
て、又は内部配線等として用いることが可能となる。ま
た、上層から半導体基板へ接続されるコンタクトプラグ
を導電パターンを介して半導体基板と接続することが可
能となり、コンタクトホールのアスペクト比を低減させ
て加工性を向上させることができる。また、メモリセル
領域とそれ以外の領域において、下部電極上及び導電パ
ターン上に形成する層間絶縁膜の平坦性を向上させるこ
とが可能となる。
【００４５】上層から電気的に接続されるコンタクトプ
ラグを導電パターンを介してビット線と接続したため、
ビット線と上層配線とを接続するコンタクトプラグのコ
ンタクトホールのアスペクト比を低減させることが可能
となる。また、導電パターンとビット線を接続したこと
により、導電パターンと半導体基板を接続するための電
極パッドを形成する必要がなくなり、工程を簡略化する
ことができる。
【００４６】導電パターンを配線形状に形成したことに
より、キャパシタの下部電極と同一層を用いてメモリセ
ル領域以外の領域に内部配線を形成することができ、工
程数を削減することができる。
【００４７】導電パターンの平面形状を電極パッド形状
としたことにより、導電パターンを上層から接続される
コンタクトプラグの受けとして用いることができ、コン
タクトホールのアスペクト比を小さくして加工性を向上
させることができる。
【００４８】導電パターンと下部電極の膜厚を略同一と
したことにより、メモリセル領域とそれ以外の領域にお
いて、導電パターン上及び下部電極上に形成する層間絶
縁膜の平坦性を向上させることが可能となる。
【００４９】メモリセル領域をＤＲＡＭ回路領域とし、
メモリセル領域以外の領域をロジック回路領域としたこ
とにより、特にＤＲＡＭ回路領域とロジック回路領域と
の境界近傍における段差を最小限に抑えることができ
る。
【図面の簡単な説明】
【図１】 この発明の実施の形態に係る半導体装置の製
造方法を工程順に示す概略断面図である。
【図２】 図１に続いて、この発明の実施の形態に係る
半導体装置の製造方法を工程順に示す概略断面図であ
る。
【図３】 従来の半導体装置の製造方法を工程順に示す
概略断面図である。
【図４】 従来の半導体装置の製造方法を工程順に示す
概略断面図である。
【符号の説明】
１ 半導体基板、 ２ ゲート酸化膜、 ３，３ａ，３
ｂ 拡散層、 ４ ゲート電極、 ５ 絶縁膜、 ６，
８，１１ 層間絶縁膜、 ７ パッド電極、９，１０
タングステン配線、 １２ キャパシタ下部電極、 １
３ キャパシタ誘電体膜、 １４ キャパシタ上部電
極、 １５ コンタクト層間絶縁膜、１６，１７ コン
タクトプラグ、 １８ 配線層、 １９ シリサイド
層、 ２０ ストレージノードパッド電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/108 Ｆターム(参考） 5F033 HH07 HH19 HH33 HH34 JJ04 JJ07 JJ19 JJ33 JJ34 KK01 KK04 KK07 KK25 KK33 KK34 NN31 NN38 PP06 PP14 XX01 XX04 5F048 AA09 AB01 BA01 BC06 BF06 BF07 DA19 DA27 5F083 AD48 AD56 GA28 JA04 JA06 JA35 JA36 JA37 JA38 JA39 JA40 MA06 MA16 MA18 NA08 PR43 PR44 PR45 ZA12

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上のメモリセル領域に層間絶
    縁膜を介して上部電極、下部電極及び誘電体膜から成る
    キャパシタが形成された半導体装置であって、 前記メモリセル領域以外の領域における前記層間絶縁膜
    上に前記キャパシタの前記下部電極と同一層の膜から成
    る所定形状の導電パターンが形成されていることを特徴
    とする半導体装置。
  2. 【請求項２】 前記メモリセル領域以外の領域において
    前記半導体基板上に形成されたゲート電極及び１対の不
    純物拡散層を含む半導体素子と、 前記不純物拡散層に接続されたビット線とを備え、 前記ビット線に対して上層から電気的に接続されるコン
    タクトプラグが前記導電パターンを介して前記ビット線
    と接続されていることを特徴とする請求項１記載の半導
    体装置。
  3. 【請求項３】 前記導電パターンが配線形状に形成され
    ていることを特徴とする請求項１又は２記載の半導体装
    置。
  4. 【請求項４】 前記導電パターンの平面形状が電極パッ
    ド形状とされていることを特徴とする請求項１又は２記
    載の半導体装置。
  5. 【請求項５】 前記層間絶縁膜上において、前記導電パ
    ターンと前記下部電極の膜厚が略同一であることを特徴
    とする請求項１〜４のいずれかに記載の半導体装置。
  6. 【請求項６】 前記メモリセル領域がＤＲＡＭ回路領域
    であり、前記メモリセル領域以外の領域がロジック回路
    領域であることを特徴とする請求項１〜５のいずれかに
    記載の半導体装置。
  7. 【請求項７】 半導体基板上の第１及び第２の領域のそ
    れぞれにゲート電極及び１対の不純物拡散層を有する半
    導体素子を形成する第１の工程と、 前記ゲート電極上を含む前記半導体基板上に第１の層間
    絶縁膜を形成する第２の工程と、 前記第１及び第２の領域のそれぞれにおいて、前記第１
    の層間絶縁膜に開孔を形成する第３の工程と、 前記第１の層間絶縁膜上に導電膜を形成して前記開孔を
    埋め込み、前記第１及び第２の領域のそれぞれにおいて
    前記導電膜と前記不純物拡散層とを電気的に接続する第
    ４の工程と、 前記導電膜を前記第１の層間絶縁膜上でパターニングし
    て、前記第１の領域において前記不純物拡散層と電気的
    に接続されたキャパシタの下部電極を形成するとともに
    前記第２の領域において前記不純物拡散層と電気的に接
    続された所定形状の導電パターンを形成する第５の工程
    とを有することを特徴とする半導体装置の製造方法。
  8. 【請求項８】 前記第５の工程後に、 前記導電パターン上に第２の層間絶縁膜を形成する第６
    の工程と、 前記第２の層間絶縁膜に前記導電パターンに達する開孔
    を形成する第７の工程と、 前記開孔内を充填し、前記導電パターンと電気的に接続
    されたコンタクトプラグを形成する第８の工程とを更に
    有することを特徴とする請求項７記載の半導体装置の製
    造方法。
  9. 【請求項９】 前記第５の工程において、前記導電膜を
    配線形状にパターニングして前記導電パターンを形成す
    ることを特徴とする請求項７又は８記載の半導体装置の
    製造方法。
  10. 【請求項１０】 前記第５の工程において、前記導電膜
    を電極パッド形状にパターニングして前記導電パターン
    を形成することを特徴とする請求項７又は８記載の半導
    体装置の製造方法。
  11. 【請求項１１】 前記２の工程の前に、前記第２の領域
    において、前記不純物拡散層と接続されるビット線を形
    成する第９の工程を更に有し、 前記第３の工程において、前記第２の領域において前記
    開孔を前記ビット線まで到達するように形成し、 前記第４の工程において、前記導電膜と前記不純物拡散
    層とを前記ビット線を介して電気的に接続することを特
    徴とする請求項７〜１０のいずれかに記載の半導体装置
    の製造方法。
  12. 【請求項１２】 前記第５の工程後、前記第１の領域に
    おいて前記下部電極上に誘電体膜を形成する第１０の工
    程と、 前記誘電体膜上にキャパシタの上部電極を形成する第１
    １の工程とを更に有することを特徴とする請求項７〜１
    １のいずれかに記載の半導体装置の製造方法。
  13. 【請求項１３】 前記第１の領域をＤＲＡＭ回路領域と
    し、前記第２の領域をロジック回路領域とすることを特
    徴とする請求項７〜１２のいずれかに記載の半導体装置
    の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100875648B1 (ko) * 2002-11-14 2008-12-26 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법
US7656693B2 (en) 2007-03-30 2010-02-02 Elpida Memory, Inc. Semiconductor device and manufacturing method thereof
US9209192B2 (en) 2010-01-08 2015-12-08 Ps4 Luxco S.A.R.L. Semiconductor device and method of fabricating the same

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100714483B1 (ko) * 2005-07-18 2007-05-04 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
US10128251B2 (en) * 2016-09-09 2018-11-13 United Microelectronics Corp. Semiconductor integrated circuit structure and method for forming the same
CN113130516A (zh) * 2020-01-15 2021-07-16 联华电子股份有限公司 半导体影像感测元件及其制作方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1684342B1 (en) * 1996-10-30 2011-06-01 Samsung Electronics Co., Ltd. Method for manufacturing a semiconductor memory device
US6130102A (en) * 1997-11-03 2000-10-10 Motorola Inc. Method for forming semiconductor device including a dual inlaid structure
US6124199A (en) * 1999-04-28 2000-09-26 International Business Machines Corporation Method for simultaneously forming a storage-capacitor electrode and interconnect
KR100356135B1 (ko) * 1999-12-08 2002-10-19 동부전자 주식회사 반도체 장치의 제조방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100875648B1 (ko) * 2002-11-14 2008-12-26 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법
US7656693B2 (en) 2007-03-30 2010-02-02 Elpida Memory, Inc. Semiconductor device and manufacturing method thereof
US9209192B2 (en) 2010-01-08 2015-12-08 Ps4 Luxco S.A.R.L. Semiconductor device and method of fabricating the same

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