JPH0322474A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0322474A JPH0322474A JP1155808A JP15580889A JPH0322474A JP H0322474 A JPH0322474 A JP H0322474A JP 1155808 A JP1155808 A JP 1155808A JP 15580889 A JP15580889 A JP 15580889A JP H0322474 A JPH0322474 A JP H0322474A
- Authority
- JP
- Japan
- Prior art keywords
- poly
- film
- layer
- etching
- contact
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 238000001020 plasma etching Methods 0.000 claims abstract description 6
- 239000003990 capacitor Substances 0.000 claims description 25
- 239000000758 substrate Substances 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims 1
- 238000005530 etching Methods 0.000 abstract description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 12
- 230000015572 biosynthetic process Effects 0.000 abstract description 5
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 4
- 238000001816 cooling Methods 0.000 abstract description 3
- 238000000354 decomposition reaction Methods 0.000 abstract description 2
- 230000008021 deposition Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 20
- 238000009792 diffusion process Methods 0.000 description 15
- 238000000034 method Methods 0.000 description 10
- 239000011229 interlayer Substances 0.000 description 7
- 239000004020 conductor Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、半導体記憶装置に係り特に積層型キャパシタ
・セル構造のダイナミック型ＲＡＭ（ＤＲＡＭ）の製造
方法に関する。
・セル構造のダイナミック型ＲＡＭ（ＤＲＡＭ）の製造
方法に関する。
（従来の技術）
ＤＲＡＭは高集積化の一途を辿り、それに伴ってキャパ
シタ面積が減少して、メモリ内容の誤読出しや放射線に
よるデータ破壊等が大きい問題になっている。この様な
問題を解決するため、キャパシタに様々な構造を持たせ
る提案がなされている。その一つが積層型キャパシタ・
セル構造である。これは、素子分離された半導体基板上
に先ずＭＯＳトランジスタを形成し、その上を絶縁膜で
覆ってこれにコンタクト孔を開け、ＭＯＳトランジスタ
のソースまたはドレイン拡散層にコンタクトする下部キ
ャパシタ電極を形成し、更にキャパシタ絶縁膜を介して
上部キャパシタ電極を形成して、メモリセルを構成する
。
シタ面積が減少して、メモリ内容の誤読出しや放射線に
よるデータ破壊等が大きい問題になっている。この様な
問題を解決するため、キャパシタに様々な構造を持たせ
る提案がなされている。その一つが積層型キャパシタ・
セル構造である。これは、素子分離された半導体基板上
に先ずＭＯＳトランジスタを形成し、その上を絶縁膜で
覆ってこれにコンタクト孔を開け、ＭＯＳトランジスタ
のソースまたはドレイン拡散層にコンタクトする下部キ
ャパシタ電極を形成し、更にキャパシタ絶縁膜を介して
上部キャパシタ電極を形成して、メモリセルを構成する
。
このような積層型キャパシタ・セル構造では、平面的に
はメモリセルの占有面積を増大することなく、下部キャ
パシタ電極の表面積を大きくしてキャパシタの実質的な
面積を保証することができる。
はメモリセルの占有面積を増大することなく、下部キャ
パシタ電極の表面積を大きくしてキャパシタの実質的な
面積を保証することができる。
ただし、積層型キャパシタ・セル構造では、その製造方
法からわかるように従来の平面型キャパシタ・セルに対
して下部キャパシタ電極を一層多く堆積する事になるの
で、セル形成後の全堆積膜の膜厚がセル部で０．５一程
度厚く形成される。そのため信号線（ビット線）とセル
部拡散層との電気的導通を得るためのコンタクト孔を開
けた場合コンタクト孔は深くなり、コンタクト抵抗の増
大やコンタクト歩留りの低下等があった。一般にコンタ
クト孔を導体膜で選択的に埋め込む方法は公知であるが
歩留り良く、かつ、コンタクト特性を低下することなく
選択的に導体膜を埋め込む事は非常に困難である。そこ
で、以下に示すような製造方法が試みられている。
法からわかるように従来の平面型キャパシタ・セルに対
して下部キャパシタ電極を一層多く堆積する事になるの
で、セル形成後の全堆積膜の膜厚がセル部で０．５一程
度厚く形成される。そのため信号線（ビット線）とセル
部拡散層との電気的導通を得るためのコンタクト孔を開
けた場合コンタクト孔は深くなり、コンタクト抵抗の増
大やコンタクト歩留りの低下等があった。一般にコンタ
クト孔を導体膜で選択的に埋め込む方法は公知であるが
歩留り良く、かつ、コンタクト特性を低下することなく
選択的に導体膜を埋め込む事は非常に困難である。そこ
で、以下に示すような製造方法が試みられている。
即ち、第２図（ａ）に示すように例えばＰ型シリコン基
板１０１上にフィールド酸化膜１０２を選択的に形成し
、次に、ゲート酸化膜１０３、ゲート電極１０４、ソー
ス・ドレイン拡散層１０５， １０６を形成してＭＯＳ
トランジスタをまず形成し、その上に層間の絶縁膜１０
７を形或する。
板１０１上にフィールド酸化膜１０２を選択的に形成し
、次に、ゲート酸化膜１０３、ゲート電極１０４、ソー
ス・ドレイン拡散層１０５， １０６を形成してＭＯＳ
トランジスタをまず形成し、その上に層間の絶縁膜１０
７を形或する。
次に（ｂ）図に示すように、下部電極の拡散層へのコン
タクト部１０８と、 ビット配線の拡散層へのコンタク
ト部１０９とを同時にエッチング形成して、その後ｐｏ
ｌｙ Ｓ ｉ膜を堆積し、加工する事により下部電極１
１０と、導体膜１１１を形成する。
タクト部１０８と、 ビット配線の拡散層へのコンタク
ト部１０９とを同時にエッチング形成して、その後ｐｏ
ｌｙ Ｓ ｉ膜を堆積し、加工する事により下部電極１
１０と、導体膜１１１を形成する。
次に（Ｃ）図に示すように、キャパシタ絶縁膜１１２、
上部キャパシタ電極１１３を順次形成し、 キャパシタ
をつくる。次に、層間絶縁膜１１４を形或後、再度ビッ
ト線の拡散層へのコンタクト部１０９上の該層間絶縁膜
をエッチング除去して、コンタクト孔を開け導体膜の少
なくとも一部を露出させる。次にビット線配線１１６を
形成する。同図に示すようにビット線配線は導体膜１１
１を介して拡散層と電気的に導通している。このような
方法によれば、ビット線と拡散層とのコンタクトは導体
膜を介し３ ４− て接続する事になるので、コンタクト孔は先に述べた方
法に比べて浅くする事ができる。
上部キャパシタ電極１１３を順次形成し、 キャパシタ
をつくる。次に、層間絶縁膜１１４を形或後、再度ビッ
ト線の拡散層へのコンタクト部１０９上の該層間絶縁膜
をエッチング除去して、コンタクト孔を開け導体膜の少
なくとも一部を露出させる。次にビット線配線１１６を
形成する。同図に示すようにビット線配線は導体膜１１
１を介して拡散層と電気的に導通している。このような
方法によれば、ビット線と拡散層とのコンタクトは導体
膜を介し３ ４− て接続する事になるので、コンタクト孔は先に述べた方
法に比べて浅くする事ができる。
（発明が解決しようとする課題）
しかしながら上述のセル製造技術では、第２図（ｂ）に
示すように、下部電極１１０と導体膜１１１を同時に加
工するため、スペース１１７を必要となる。
示すように、下部電極１１０と導体膜１１１を同時に加
工するため、スペース１１７を必要となる。
このスペース１１７は、２ ｐｏｌｙゲート１０４の縮
小を防げ、 また下部電極１１０の横方向への広がりを
抑えて下部電極の表面積、即ちセル容量の増大化を妨げ
る事になる。
小を防げ、 また下部電極１１０の横方向への広がりを
抑えて下部電極の表面積、即ちセル容量の増大化を妨げ
る事になる。
したがってこのスペース１１７は、今後のセルの縮小化
を妨げる大きな要因となっている。本発明の目的はかか
る従来技術の問題点に鑑みなされたもので、ビット線と
拡散層とのコンタクト特性と歩留りを改善するとともに
セルの縮小化をも可能とする、半導体装置の製造方法を
提供する事にある。
を妨げる大きな要因となっている。本発明の目的はかか
る従来技術の問題点に鑑みなされたもので、ビット線と
拡散層とのコンタクト特性と歩留りを改善するとともに
セルの縮小化をも可能とする、半導体装置の製造方法を
提供する事にある。
（課題を解決するための手段）
本発明においては、下部電極と拡散層とのコンタクト孔
を開ける時同時に、ビット線へのコンタクト孔も開孔し
、全面にｐｏｌｙ Ｓ ｉ膜を堆積する。
を開ける時同時に、ビット線へのコンタクト孔も開孔し
、全面にｐｏｌｙ Ｓ ｉ膜を堆積する。
その後、下部電極形或領域のみに、通常の写真食刻技術
を用いてマスクを形成し、このマスクを用いて、反応性
イオンエッチング技術を用いてｐｏｌｙＳｉ膜をエッチ
ングする。この時、反応性イオンエッチング時のウェハ
ー温度を下げると、ビット線側のコンタクト孔上に堆積
したｐｏｌｙ Ｓ ｉ表面は凹部を持つが該凹部の側面
では、エッチング時に生成する分解物のデポジッション
が起こりエッチングが進行しない。
を用いてマスクを形成し、このマスクを用いて、反応性
イオンエッチング技術を用いてｐｏｌｙＳｉ膜をエッチ
ングする。この時、反応性イオンエッチング時のウェハ
ー温度を下げると、ビット線側のコンタクト孔上に堆積
したｐｏｌｙ Ｓ ｉ表面は凹部を持つが該凹部の側面
では、エッチング時に生成する分解物のデポジッション
が起こりエッチングが進行しない。
上記条件で該ｐｏｌｙ Ｓ ｉ膜をエッチングすると、
下部電極の形成と同時に、ビット線側コンタクト孔はｐ
ｏｌｙ Ｓ ｉが残置される事になる。その後は通常の
製造方法に従い、キャパシタを形或後層間膜を堆積して
ビット線配線を形成する。
下部電極の形成と同時に、ビット線側コンタクト孔はｐ
ｏｌｙ Ｓ ｉが残置される事になる。その後は通常の
製造方法に従い、キャパシタを形或後層間膜を堆積して
ビット線配線を形成する。
（作 用）
本発明の方法によればビット線側のコンタクト孔には特
に写真食刻技術を用いてマスクをつくって、ｐｏｌｙ
Ｓ ｉ膜を埋め込むのではなく、エッチング条件を選ぶ
事により選択的に該コンタクト孔にｐｏｌｙ Ｓ ｉを
残置する。
に写真食刻技術を用いてマスクをつくって、ｐｏｌｙ
Ｓ ｉ膜を埋め込むのではなく、エッチング条件を選ぶ
事により選択的に該コンタクト孔にｐｏｌｙ Ｓ ｉを
残置する。
そのため従来技術のように下部電極との間にマスク形或
のためのスペースをとる必要がなく、セルの縮小化が可
能になる。さらに、ビット線側のコンタクト孔にはｐｏ
ｌｙ Ｓ ｉが残置されるため、その後ビット線形或前
に開けるコンタクト孔は浅くなる。そのため、コンタク
ト特性は良好になりかつ歩留りの向上も図れる。
のためのスペースをとる必要がなく、セルの縮小化が可
能になる。さらに、ビット線側のコンタクト孔にはｐｏ
ｌｙ Ｓ ｉが残置されるため、その後ビット線形或前
に開けるコンタクト孔は浅くなる。そのため、コンタク
ト特性は良好になりかつ歩留りの向上も図れる。
（実施例）
以下、本発明の実施例を図面を参照して説明する。第１
図（ａ）， （ｂ）， （ｃ）， （ｄ）， （ｅ）は
本発明の一実施例を説明する製造工程断面図である。
図（ａ）， （ｂ）， （ｃ）， （ｄ）， （ｅ）は
本発明の一実施例を説明する製造工程断面図である。
まず（ａ）図に示すように、例えばＰ型シリコン基板１
を用意し、フィールド酸化膜２を形成後、ゲート酸化膜
３、ゲート電極４を形成する。そしてソース・ドレイン
拡散層５，６を順次形成して、ＭＯＳ｝−ランジスタを
つくる。その上にＣＶＤ−ＳｉＯ２膜からなる層間の絶
縁膜７を形或する。
を用意し、フィールド酸化膜２を形成後、ゲート酸化膜
３、ゲート電極４を形成する。そしてソース・ドレイン
拡散層５，６を順次形成して、ＭＯＳ｝−ランジスタを
つくる。その上にＣＶＤ−ＳｉＯ２膜からなる層間の絶
縁膜７を形或する。
次に（ｂ）図に示すように、下部電極の拡散層へのコン
タクト部８とビット配線の拡散層へのコンタクト部９と
を、同時にエッチング形成して、その後全面にｐｏｌｙ
Ｓ ｉ層１０をＣＶＤ法で堆積する。
タクト部８とビット配線の拡散層へのコンタクト部９と
を、同時にエッチング形成して、その後全面にｐｏｌｙ
Ｓ ｉ層１０をＣＶＤ法で堆積する。
次に下部電極形成領域をフォトレジスト膜１ｌで覆う。
次に（ｃ）図に示すように、冷却下で反応性イオンエッ
チングを行い、ｐｏｌｙ Ｓ ｉ層１０の段差側面にエ
ッチング時に生或する分解物のデボジッションを起こし
てコンタクト部９のｐｏｌｙ Ｓ ｉ層１０のエッチン
グを防止しながらフォトレジスト膜１１をマスクにして
ｐｏｌｙ Ｓ ｉ層１０を加工する。これにより、下部
電極ｌ２の形或とビット線側コンタクトへのｐｏｌｙ
Ｓ ｉの埋め込み１３を行う。
チングを行い、ｐｏｌｙ Ｓ ｉ層１０の段差側面にエ
ッチング時に生或する分解物のデボジッションを起こし
てコンタクト部９のｐｏｌｙ Ｓ ｉ層１０のエッチン
グを防止しながらフォトレジスト膜１１をマスクにして
ｐｏｌｙ Ｓ ｉ層１０を加工する。これにより、下部
電極ｌ２の形或とビット線側コンタクトへのｐｏｌｙ
Ｓ ｉの埋め込み１３を行う。
例えばエッチングガスとしてＣＣＱ４＝０２：Ｈｅ＝５
：１：１５，圧力１０−２Ｔｏｒｒ〜ｌＯ−ＩＴｏｒｒ
， ｒｆパワー２．７ｗａｔｔ／ ｃｉ ，基板温度を
従来の１２０℃から基板の冷却により８０℃に下げ、反
応性イオンエッチングを行うと、急峻な段差が生ずるコ
ンタクト部上のｐｏｌｙ Ｓ ｉ層にポリマー（有機膜
）が堆積し、図示の埋込みが達或できる。 また、ｐｏ
ｌｙ Ｓ ｉ−７− −８− ／ＳｉＯ２のエッチング選択比も優れている。
：１：１５，圧力１０−２Ｔｏｒｒ〜ｌＯ−ＩＴｏｒｒ
， ｒｆパワー２．７ｗａｔｔ／ ｃｉ ，基板温度を
従来の１２０℃から基板の冷却により８０℃に下げ、反
応性イオンエッチングを行うと、急峻な段差が生ずるコ
ンタクト部上のｐｏｌｙ Ｓ ｉ層にポリマー（有機膜
）が堆積し、図示の埋込みが達或できる。 また、ｐｏ
ｌｙ Ｓ ｉ−７− −８− ／ＳｉＯ２のエッチング選択比も優れている。
次に（ｄ）図に示すように、 キャパシタ絶縁膜（例え
ばＳｉｎ２膜）１４、上部電極（ｐｏｌｙ Ｓ ｉ膜）
１５を順次形成しキャパシタをつくる。次に層間絶縁膜
１６を形成し、（ｅ）図に示すようにビット線の拡散層
へのコンタクト部９上の上記層間絶縁膜をエッチング除
去してコンタクト孔１７を開け、埋め込んタｐｏｌｙｓ
ｉｌ３の少なくと、一部を露出させ、ビット線配線Ｉ８
を形成する。
ばＳｉｎ２膜）１４、上部電極（ｐｏｌｙ Ｓ ｉ膜）
１５を順次形成しキャパシタをつくる。次に層間絶縁膜
１６を形成し、（ｅ）図に示すようにビット線の拡散層
へのコンタクト部９上の上記層間絶縁膜をエッチング除
去してコンタクト孔１７を開け、埋め込んタｐｏｌｙｓ
ｉｌ３の少なくと、一部を露出させ、ビット線配線Ｉ８
を形成する。
本発明の方法によれば、ビット線はあらかじめコンタク
ト部に埋め込んだ導体膜、例えばｐｏｌｙ Ｓ ｉを介
して拡散層と電気的に導通している。
ト部に埋め込んだ導体膜、例えばｐｏｌｙ Ｓ ｉを介
して拡散層と電気的に導通している。
そのため、ビット線のコンタクト孔は浅くなり、コンタ
クト抵抗の増大や歩留り低下を防止する事ができ、コン
タクトの信頼性を著しく向上する。
クト抵抗の増大や歩留り低下を防止する事ができ、コン
タクトの信頼性を著しく向上する。
また、上記コンタクト孔へのｐｏｌｙ Ｓ ｉ埋め込み
にはレジストマスクを用いないため、下部電極形成のた
めのレジストマスクとの間にマスク間のスペースをとる
必要がなくなる。そのため下部電極形成のためのレジス
トマスクは十分に大きく形成する事ができ、セル容量の
増大が図れる。
にはレジストマスクを用いないため、下部電極形成のた
めのレジストマスクとの間にマスク間のスペースをとる
必要がなくなる。そのため下部電極形成のためのレジス
トマスクは十分に大きく形成する事ができ、セル容量の
増大が図れる。
またマスク間スペースが不要になる事によりセル面積の
縮小化も実現でき高密度ＤＲＡＭの製作が実現できる。
縮小化も実現でき高密度ＤＲＡＭの製作が実現できる。
第１図は本発明の一実施例を説明するための製造工程断
面図、第２図は従来のスタックト型キャパシタ・セルの
製造方法を説明するための製造工程断面図である。図に
おいて、 １，１０１・・・Ｐ型シリコン基板 ２，１０２・・・フィールド酸化膜 ３，１０３・・・ゲート酸化膜 ４，１０４・・・ゲート電極 ５ ， ６ ， １０５， １０６・・・拡散層７ ，
１６， １０７， １１４・・・層間酸化膜８ ，
９ ， １７， １０８， １０９， １１５・・・コ
ンタクト部分１０， １２， １３， １１０， １１
１−ｐｏｌｙｓｉ膜１１・・・レジストマスク １４， １１２・・・キャパシタ絶縁膜１５， １１３・・・上部電極 １８， １１６・・・ビット線配線。
面図、第２図は従来のスタックト型キャパシタ・セルの
製造方法を説明するための製造工程断面図である。図に
おいて、 １，１０１・・・Ｐ型シリコン基板 ２，１０２・・・フィールド酸化膜 ３，１０３・・・ゲート酸化膜 ４，１０４・・・ゲート電極 ５ ， ６ ， １０５， １０６・・・拡散層７ ，
１６， １０７， １１４・・・層間酸化膜８ ，
９ ， １７， １０８， １０９， １１５・・・コ
ンタクト部分１０， １２， １３， １１０， １１
１−ｐｏｌｙｓｉ膜１１・・・レジストマスク １４， １１２・・・キャパシタ絶縁膜１５， １１３・・・上部電極 １８， １１６・・・ビット線配線。
Claims (1)
- （１）半導体基板表面にＭＯＳトランジスタを形成する
工程と、この基板上に絶縁膜を形成し、前記ＭＯＳトラ
ンジスタのソース、ドレインに達するコンタクトホール
を形成する工程と、全面に電極膜を堆積し、下部キャパ
シタ電極となる領域の前記電極膜上にマスク層を形成す
る工程と、前記マスク層を形成しなかった側のコンタク
トホール領域の前記電極膜段差部に有機膜を堆積しなが
ら前記電極膜を反応性イオンエッチングすることにより
前記電極膜をパターニングしながら該膜をコンタクトホ
ールに埋込む工程と、下部キャパシタ電極上にキャパシ
タ絶縁膜を介して上部キャパシタ電極を形成する工程と
、この上に絶縁層を形成し、これに前記埋込んだ電極膜
に達するコンタクトホールを形成しビット線を配設する
工程とを備えた事を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1155808A JP2747025B2 (ja) | 1989-06-20 | 1989-06-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1155808A JP2747025B2 (ja) | 1989-06-20 | 1989-06-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0322474A true JPH0322474A (ja) | 1991-01-30 |
| JP2747025B2 JP2747025B2 (ja) | 1998-05-06 |
Family
ID=15613910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1155808A Expired - Fee Related JP2747025B2 (ja) | 1989-06-20 | 1989-06-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2747025B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04196481A (ja) * | 1990-11-28 | 1992-07-16 | Nec Corp | 半導体記憶装置 |
| KR100449280B1 (ko) * | 2002-05-17 | 2004-09-22 | 차진명 | 우산의 빗물제거장치 |
| JP2011144417A (ja) * | 2010-01-14 | 2011-07-28 | Fuji Seira Co Ltd | 鉄・ニッケル・クロム合金めっき液及びめっき方法 |
-
1989
- 1989-06-20 JP JP1155808A patent/JP2747025B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04196481A (ja) * | 1990-11-28 | 1992-07-16 | Nec Corp | 半導体記憶装置 |
| KR100449280B1 (ko) * | 2002-05-17 | 2004-09-22 | 차진명 | 우산의 빗물제거장치 |
| JP2011144417A (ja) * | 2010-01-14 | 2011-07-28 | Fuji Seira Co Ltd | 鉄・ニッケル・クロム合金めっき液及びめっき方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2747025B2 (ja) | 1998-05-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2682455B2 (ja) | 半導体記憶装置およびその製造方法 | |
| US4970564A (en) | Semiconductor memory device having stacked capacitor cells | |
| US6448134B2 (en) | Method for fabricating semiconductor device | |
| JPH09191084A (ja) | 半導体装置及びその製造方法 | |
| JPH02312269A (ja) | 半導体記憶装置およびその製造方法 | |
| US20070275555A1 (en) | Method of forming an electrical contact in a semiconductor device using an improved self-aligned contact (SAC) process | |
| JP3296324B2 (ja) | 半導体メモリ装置の製造方法 | |
| JP2001257325A (ja) | 半導体記憶装置及びその製造方法 | |
| JP4703807B2 (ja) | 半導体装置及びその製造方法 | |
| US6372571B2 (en) | Method of manufacturing semiconductor device | |
| JP2001168285A (ja) | 半導体装置およびその製造方法 | |
| US6511919B1 (en) | Contacts for a bit line and a storage node in a semiconductor device | |
| JPH0669449A (ja) | ダイナミックｒａｍの配線構造およびその製造方法 | |
| JP3355511B2 (ja) | 半導体装置の製造方法 | |
| JP3185747B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0321062A (ja) | 半導体記憶装置 | |
| JPH08125144A (ja) | 半導体記憶装置及びその製造方法 | |
| JPH0322474A (ja) | 半導体装置の製造方法 | |
| US6432771B1 (en) | DRAM and MOS transistor manufacturing | |
| US6262467B1 (en) | Etch barrier structure of a semiconductor device and method for fabricating the same | |
| JP2002319632A (ja) | 半導体装置及びその製造方法 | |
| JPH09260605A (ja) | トランジスタの製造方法とそのトランジスタ | |
| JP2528608B2 (ja) | 記憶セルの埋込ビット線アレイを形成する方法 | |
| JP3209639B2 (ja) | 半導体装置の製造方法 | |
| US6716715B2 (en) | Dram bit lines |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |