JP3185747B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置及
びその製造方法に関し、特に、基板上層に蓄積容量を備
えた半導体記憶装置及びその製造方法に関する。
びその製造方法に関し、特に、基板上層に蓄積容量を備
えた半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】近年、半導体記憶装置では、微細加工の
実現と共に、工程簡略化及び工程数削減による製造コス
トの低減が重要な課題となっている（例えば特開平０９
−１８６１５９号公報、特開平０９−２０５０６４号公
報等参照）。
実現と共に、工程簡略化及び工程数削減による製造コス
トの低減が重要な課題となっている（例えば特開平０９
−１８６１５９号公報、特開平０９−２０５０６４号公
報等参照）。
【０００３】図９は、従来の半導体記憶装置の一例を示
したレイアウト図であり、図１０は、図９のＣ−Ｄ線断
面を示す図である。図１１乃至図１２は、従来の半導体
記憶装置の製造工程を示す工程断面図であり、図９のＣ
−Ｄ線の断面に対応している。
したレイアウト図であり、図１０は、図９のＣ−Ｄ線断
面を示す図である。図１１乃至図１２は、従来の半導体
記憶装置の製造工程を示す工程断面図であり、図９のＣ
−Ｄ線の断面に対応している。
【０００４】図１１乃至図１２を参照して、従来の半導
体記憶装置の製造方法を工程順に説明する。
体記憶装置の製造方法を工程順に説明する。
【０００５】まず、半導体基板上に、公知の技術を用い
て、素子分離酸化膜２及び拡散層領域３を形成する。
て、素子分離酸化膜２及び拡散層領域３を形成する。
【０００６】次に、全面に、第１の絶縁膜１６を堆積し
た後、所定の領域にビット線４となる配線層を形成し、
その上に第２の絶縁膜１７を堆積して、ビット線４を埋
め込む。
た後、所定の領域にビット線４となる配線層を形成し、
その上に第２の絶縁膜１７を堆積して、ビット線４を埋
め込む。
【０００７】そして、図１１に示すように、フォトリソ
グラフィの技術を用いて、例えば上部で０．２μｍ程
度、底部で０．１５μｍ程度の開孔径を有する、キャパ
シタコンタクト５を開孔する。
グラフィの技術を用いて、例えば上部で０．２μｍ程
度、底部で０．１５μｍ程度の開孔径を有する、キャパ
シタコンタクト５を開孔する。
【０００８】次に、この開孔に、例えば不純物をドープ
した多結晶シリコンを堆積し、キャパシタコンタクト５
を埋設する。
した多結晶シリコンを堆積し、キャパシタコンタクト５
を埋設する。
【０００９】つづいて、全面に、例えば不純物をドープ
した多結晶シリコン膜を、厚さ０．７μｍ程度成膜した
後に、フォトリソグラフィの技術を用いてパターニング
を行い、キャパシタコンタクト５上にキャパシタ下部電
極６を形成する。
した多結晶シリコン膜を、厚さ０．７μｍ程度成膜した
後に、フォトリソグラフィの技術を用いてパターニング
を行い、キャパシタコンタクト５上にキャパシタ下部電
極６を形成する。
【００１０】次に、全面に、例えば厚さ６ｎｍ程度のシ
リコン窒化膜からなる容量絶縁膜９及びリン等の不純物
をドープした多結晶シリコン膜を成膜した後、フォトリ
ソグラフィの技術を用いて、所定の領域の多結晶シリコ
ン膜を除去して、キャパシタ上部電極１０を形成する。
リコン窒化膜からなる容量絶縁膜９及びリン等の不純物
をドープした多結晶シリコン膜を成膜した後、フォトリ
ソグラフィの技術を用いて、所定の領域の多結晶シリコ
ン膜を除去して、キャパシタ上部電極１０を形成する。
【００１１】この工程において、従来の技術では、キャ
パシタ上部電極１０がキャパシタ下部電極６を覆うよう
に、全面に形成されるため、この状態ではキャパシタ上
部電極１０との電気的接続なしにキャパシタ上部電極１
０よりも下層にある拡散層領域３或いはゲート電極或い
はビット線４とキャパシタ上部電極１０よりも上層にあ
る上層配線１１との電気的接続を得ることはできない。
パシタ上部電極１０がキャパシタ下部電極６を覆うよう
に、全面に形成されるため、この状態ではキャパシタ上
部電極１０との電気的接続なしにキャパシタ上部電極１
０よりも下層にある拡散層領域３或いはゲート電極或い
はビット線４とキャパシタ上部電極１０よりも上層にあ
る上層配線１１との電気的接続を得ることはできない。
【００１２】そこで、拡散層領域３等に電気的接続を得
るための接続孔を形成してもキャパシタ上部電極１０と
電気的接続されない領域を確保するため、図１１に示す
ようなレジストパターンを形成し、半導体チップ端部の
キャパシタ上部電極１０を除去する工程が必須となり、
除去後のキャパシタ上部電極１０は、図９に示すような
輪郭を有する形状となる。
るための接続孔を形成してもキャパシタ上部電極１０と
電気的接続されない領域を確保するため、図１１に示す
ようなレジストパターンを形成し、半導体チップ端部の
キャパシタ上部電極１０を除去する工程が必須となり、
除去後のキャパシタ上部電極１０は、図９に示すような
輪郭を有する形状となる。
【００１３】次に、図１２に示すように、層間絶縁膜を
成膜した後、キャパシタ上部電極１０を引き延ばした領
域に、フォトリソグラフィの技術を用いて、例えば上部
で０．４μｍ程度、底部で０．３５μｍ程度の開孔径を
有する、メタルコンタクト１３を形成するための開孔を
形成する。
成膜した後、キャパシタ上部電極１０を引き延ばした領
域に、フォトリソグラフィの技術を用いて、例えば上部
で０．４μｍ程度、底部で０．３５μｍ程度の開孔径を
有する、メタルコンタクト１３を形成するための開孔を
形成する。
【００１４】そして、例えば、チタン、窒化チタン及び
タングステン等の配線材料を成膜した後、タングステン
エッチバックを行って、タングステンプラグ１２を形成
し、更に、上層配線１１を形成することにより、図１０
の形状を得る。
タングステン等の配線材料を成膜した後、タングステン
エッチバックを行って、タングステンプラグ１２を形成
し、更に、上層配線１１を形成することにより、図１０
の形状を得る。
【００１５】ここで、図１０を参照して、従来の半導体
記憶装置の構造を説明すると、半導体基板１上に、素子
分離酸化膜２及び拡散層領域３があり、その上に第１の
絶縁膜１６を介してビット線４が形成され、このビット
線４を覆うように第２の絶縁膜１７が形成されている。
記憶装置の構造を説明すると、半導体基板１上に、素子
分離酸化膜２及び拡散層領域３があり、その上に第１の
絶縁膜１６を介してビット線４が形成され、このビット
線４を覆うように第２の絶縁膜１７が形成されている。
【００１６】拡散層領域３上の第１の絶縁膜１６及び第
２の絶縁膜１７の上には、キャパシタコンタクト５を介
して、キャパシタ下部電極６が形成され、拡散層領域３
に電気的に接続されている。
２の絶縁膜１７の上には、キャパシタコンタクト５を介
して、キャパシタ下部電極６が形成され、拡散層領域３
に電気的に接続されている。
【００１７】そして、キャパシタ下部電極６を覆うよう
に、容量絶縁膜９が形成され、その上に、キャパシタ上
部電極１０がキャパシタ下部電極６を覆い、かつ上層配
線１１と電気的接続を得るためのメタルコンタクトのあ
る領域まで延在する構成となっている。
に、容量絶縁膜９が形成され、その上に、キャパシタ上
部電極１０がキャパシタ下部電極６を覆い、かつ上層配
線１１と電気的接続を得るためのメタルコンタクトのあ
る領域まで延在する構成となっている。
【００１８】そして、キャパシタ上部電極１０と上層配
線１１とが、タングステンプラグ１２を介して電気的に
接続されている。
線１１とが、タングステンプラグ１２を介して電気的に
接続されている。
【００１９】
【発明が解決しようとする課題】上述したように、従来
の半導体記憶装置の製造方法では、キャパシタ上部電極
がキャパシタ下部電極を覆うように、全面に形成される
ので、この状態ではキャパシタ上部電極との電気的接続
なしにキャパシタ上部電極よりも下層にある拡散層領域
或いはゲート電極或いはビット線とキャパシタ上部電極
よりも上層にある上層配線との電気的接続を得ることは
できない。このため拡散層領域等に電気的接続を得るた
めの接続孔を形成してもキャパシタ上部電極と電気的接
続されない領域を確保するため、必ずレジストパターン
を形成し、メモリセルアレイ以外のキャパシタ上部電極
を除去しなければならない。
の半導体記憶装置の製造方法では、キャパシタ上部電極
がキャパシタ下部電極を覆うように、全面に形成される
ので、この状態ではキャパシタ上部電極との電気的接続
なしにキャパシタ上部電極よりも下層にある拡散層領域
或いはゲート電極或いはビット線とキャパシタ上部電極
よりも上層にある上層配線との電気的接続を得ることは
できない。このため拡散層領域等に電気的接続を得るた
めの接続孔を形成してもキャパシタ上部電極と電気的接
続されない領域を確保するため、必ずレジストパターン
を形成し、メモリセルアレイ以外のキャパシタ上部電極
を除去しなければならない。
【００２０】従って、この工程においては、キャパシタ
上部電極の成膜の他に、レジスト塗布、ベーキング、露
光、現像、エッチング、レジスト除去等の処理を行わな
ければならず、コスト低減が要求される半導体記憶装置
では、フォトリソグラフィ工程によらずにキャパシタ上
部電極を形成することができれば、工程数を削減するこ
とができる。
上部電極の成膜の他に、レジスト塗布、ベーキング、露
光、現像、エッチング、レジスト除去等の処理を行わな
ければならず、コスト低減が要求される半導体記憶装置
では、フォトリソグラフィ工程によらずにキャパシタ上
部電極を形成することができれば、工程数を削減するこ
とができる。
【００２１】したがって、本発明は、上記技術的認識に
基づき創案されたものであって、その目的は、フォトリ
ソグラフィ工程を行わずにキャパシタ上部電極を形成可
能とすることで、工程数を削減する、全く新規な半導体
記憶装置の製造方法及び半導体記憶装置を提供すること
にある。
基づき創案されたものであって、その目的は、フォトリ
ソグラフィ工程を行わずにキャパシタ上部電極を形成可
能とすることで、工程数を削減する、全く新規な半導体
記憶装置の製造方法及び半導体記憶装置を提供すること
にある。
【００２２】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体記憶装置の製造方法は、その概
要を述べれば、半導体記憶装置を構成するメモリセルア
レイ近傍に、キャパシタ下部電極と同一の工程で、同一
の層に形成されたダミーパターンを配置し、その上に絶
縁膜を介して導電部材を堆積した後、この導電部材が、
キャパシタ下部電極またはダミーパターンの上部を覆わ
ないようにエッチバックして、キャパシタ上部電極を形
成するものであり、より詳細には、下記記載の特徴を有
する。
め、本発明に係る半導体記憶装置の製造方法は、その概
要を述べれば、半導体記憶装置を構成するメモリセルア
レイ近傍に、キャパシタ下部電極と同一の工程で、同一
の層に形成されたダミーパターンを配置し、その上に絶
縁膜を介して導電部材を堆積した後、この導電部材が、
キャパシタ下部電極またはダミーパターンの上部を覆わ
ないようにエッチバックして、キャパシタ上部電極を形
成するものであり、より詳細には、下記記載の特徴を有
する。
【００２３】本発明は、第１の視点において、基板上に
絶縁膜を介して下部電極、容量絶縁膜、上部電極を有す
るメモリセルを複数備えたメモリセルアレイを有する半
導体記憶装置において、前記メモリセルの前記下部電極
と同一層に、前記下部電極と同一部材よりなるダミーパ
ターンと、前記下部電極及び前記ダミーパターンを覆う
ようにして形成されてなる容量絶縁膜と、前記下部電極
同士の間の領域に前記上部電極と、を有し、前記ダミー
パターン上にも前記メモリセルと同様の容量絶縁膜及び
前記容量絶縁膜に覆われたダミーパターンに挟まれる溝
の内部の領域にのみ埋設されてなる上部電極を備えてな
ることを特徴とする半導体記憶装置を提供する。
絶縁膜を介して下部電極、容量絶縁膜、上部電極を有す
るメモリセルを複数備えたメモリセルアレイを有する半
導体記憶装置において、前記メモリセルの前記下部電極
と同一層に、前記下部電極と同一部材よりなるダミーパ
ターンと、前記下部電極及び前記ダミーパターンを覆う
ようにして形成されてなる容量絶縁膜と、前記下部電極
同士の間の領域に前記上部電極と、を有し、前記ダミー
パターン上にも前記メモリセルと同様の容量絶縁膜及び
前記容量絶縁膜に覆われたダミーパターンに挟まれる溝
の内部の領域にのみ埋設されてなる上部電極を備えてな
ることを特徴とする半導体記憶装置を提供する。
【００２４】本発明は、第２の視点において、基板上に
絶縁膜を介して下部電極、容量絶縁膜、上部電極を有す
るメモリセルを複数備えたメモリセルアレイを有する半
導体記憶装置の製造方法において、前記メモリセルの前
記下部電極形成の際に、同一工程にて、前記下部電極と
同一部材よりなるダミーパターンを形成し、前記メモリ
セルアレイの前記下部電極及び前記ダミーパターンを覆
うように容量絶縁膜を形成し、前記メモリセルアレイの
前記下部電極及びダミーパターン同士の間の領域に、前
記下部電極及び前記ダミーパターンの上部の全てを覆う
ことがないように、導電部材を埋設することで前記上部
電極を形成する、ことを特徴とする半導体記憶装置の製
造方法を提供する。
絶縁膜を介して下部電極、容量絶縁膜、上部電極を有す
るメモリセルを複数備えたメモリセルアレイを有する半
導体記憶装置の製造方法において、前記メモリセルの前
記下部電極形成の際に、同一工程にて、前記下部電極と
同一部材よりなるダミーパターンを形成し、前記メモリ
セルアレイの前記下部電極及び前記ダミーパターンを覆
うように容量絶縁膜を形成し、前記メモリセルアレイの
前記下部電極及びダミーパターン同士の間の領域に、前
記下部電極及び前記ダミーパターンの上部の全てを覆う
ことがないように、導電部材を埋設することで前記上部
電極を形成する、ことを特徴とする半導体記憶装置の製
造方法を提供する。
【００２５】以下、本発明の実施の形態及びその具体例
を例示する実施例に即して詳細に説明する。
を例示する実施例に即して詳細に説明する。
【００２６】
【発明の実施の形態】本発明に係る半導体記憶装置は、
その好ましい一実施の形態において、キャパシタ下部電
極と同一の工程で、同一の層にダミーの下部電極パター
ン（ダミーパターンという）（図１の１０２または図２
の７）を設け、そのダミーパターン領域に、キャパシタ
上部電極（図２の１０）と上層配線（図２の１１）との
電気的接続を得るための接続孔（メタルコンタクト）を
形成する。
その好ましい一実施の形態において、キャパシタ下部電
極と同一の工程で、同一の層にダミーの下部電極パター
ン（ダミーパターンという）（図１の１０２または図２
の７）を設け、そのダミーパターン領域に、キャパシタ
上部電極（図２の１０）と上層配線（図２の１１）との
電気的接続を得るための接続孔（メタルコンタクト）を
形成する。
【００２７】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
【００２８】［実施例１］本発明の第１の実施例につい
て、以下に説明する。図１乃至図６は、本発明の半導体
装置及びその製造方法の一実施例を説明するための図で
ある。
て、以下に説明する。図１乃至図６は、本発明の半導体
装置及びその製造方法の一実施例を説明するための図で
ある。
【００２９】本発明の第１の実施例である半導体記憶装
置の製造方法を、図を用いて説明する。図３乃至図６
は、図１のＡ−Ｂ断面における、本発明の第１の実施例
に係る半導体記憶装置の製造工程を示す断面図である。
置の製造方法を、図を用いて説明する。図３乃至図６
は、図１のＡ−Ｂ断面における、本発明の第１の実施例
に係る半導体記憶装置の製造工程を示す断面図である。
【００３０】まず、半導体基板上に、公知の技術を用い
て、素子分離酸化膜２及び拡散層領域３を形成する。
て、素子分離酸化膜２及び拡散層領域３を形成する。
【００３１】次に、全面に第１の絶縁膜１６を堆積した
後、所定の領域にビット線４となる配線層を形成し、そ
の上に第２の絶縁膜１７を堆積してビット線４を埋め込
む。
後、所定の領域にビット線４となる配線層を形成し、そ
の上に第２の絶縁膜１７を堆積してビット線４を埋め込
む。
【００３２】そして、図３に示すように、フォトリソグ
ラフィの技術を用いて、例えば上部で０．２μｍ程度、
底部で０．１５μｍ程度の開孔径を有する、キャパシタ
コンタクト５を開孔する。
ラフィの技術を用いて、例えば上部で０．２μｍ程度、
底部で０．１５μｍ程度の開孔径を有する、キャパシタ
コンタクト５を開孔する。
【００３３】次に、図４に示すように、全面に、例えば
０．７μｍ程度の不純物をドープしたポリシリコン膜、
及び、例えば膜厚０．１μｍ程度のシリコン酸化膜を成
膜した後に、フォトリソグラフィの技術を用いてパター
ニングを行い、キャパシタ下部電極６及びダミーパター
ン７及びマスク絶縁膜８を形成する。
０．７μｍ程度の不純物をドープしたポリシリコン膜、
及び、例えば膜厚０．１μｍ程度のシリコン酸化膜を成
膜した後に、フォトリソグラフィの技術を用いてパター
ニングを行い、キャパシタ下部電極６及びダミーパター
ン７及びマスク絶縁膜８を形成する。
【００３４】つづいて、図５に示すように、全面に、例
えば６ｎｍ程度の膜厚を有するシリコン窒化膜、及び、
例えば０．２５μｍ程度の膜厚を有するリン等の不純物
をドープした多結晶シリコン膜を成膜した後に、多結晶
シリコン膜がキャパシタ下部電極６、ダミーパターン７
及びマスク絶縁膜８の側壁部のみに残るようにエッチバ
ックして、キャパシタ上部電極１０を形成する。
えば６ｎｍ程度の膜厚を有するシリコン窒化膜、及び、
例えば０．２５μｍ程度の膜厚を有するリン等の不純物
をドープした多結晶シリコン膜を成膜した後に、多結晶
シリコン膜がキャパシタ下部電極６、ダミーパターン７
及びマスク絶縁膜８の側壁部のみに残るようにエッチバ
ックして、キャパシタ上部電極１０を形成する。
【００３５】本実施例では、堆積した多結晶シリコン膜
をエッチバックするため、キャパシタ上部電極１０が、
キャパシタ下部電極６またはダミーパターン７と、マス
ク絶縁膜８とに挟まれる溝の内部にのみ形成される。
をエッチバックするため、キャパシタ上部電極１０が、
キャパシタ下部電極６またはダミーパターン７と、マス
ク絶縁膜８とに挟まれる溝の内部にのみ形成される。
【００３６】従って、上層配線１１と拡散層領域３等と
を電気的接続を得るための接続孔を形成してもキャパシ
タ上部電極１０と電気的接続されない領域が確保されて
いるため、従来技術で示したレジストパターンを形成す
る必要が全くない。
を電気的接続を得るための接続孔を形成してもキャパシ
タ上部電極１０と電気的接続されない領域が確保されて
いるため、従来技術で示したレジストパターンを形成す
る必要が全くない。
【００３７】すなわち、従来技術のようにレジストパタ
ーンを形成して不必要な領域のキャパシタ上部電極１０
を取り除かなくても、多結晶シリコン膜のエッチバック
処理において、必然的にキャパシタ上部電極１０が形成
されることになる。
ーンを形成して不必要な領域のキャパシタ上部電極１０
を取り除かなくても、多結晶シリコン膜のエッチバック
処理において、必然的にキャパシタ上部電極１０が形成
されることになる。
【００３８】次に、図６に示すように、層間絶縁膜１４
を形成した後に、ダミーパターン７の領域に、フォトリ
ソグラフィの技術を用いて、例えば上部で０．４μｍ程
度、底部で０．３５μｍ程度の開孔径を有する、メタル
コンタクト１３を埋設するための開孔を形成する。
を形成した後に、ダミーパターン７の領域に、フォトリ
ソグラフィの技術を用いて、例えば上部で０．４μｍ程
度、底部で０．３５μｍ程度の開孔径を有する、メタル
コンタクト１３を埋設するための開孔を形成する。
【００３９】そして、例えばチタン、窒化チタン及びタ
ングステン等の配線材料を成膜した後、エッチバックを
行ってタングステンプラグ１２を形成し、上層配線１１
と接続することにより、図２のような形状を得る。
ングステン等の配線材料を成膜した後、エッチバックを
行ってタングステンプラグ１２を形成し、上層配線１１
と接続することにより、図２のような形状を得る。
【００４０】ここで、図２を参照して、本実施例の構造
を説明すると、半導体基板１上に、素子分離酸化膜２及
び拡散層領域３があり、その上に第１の絶縁膜１６を介
してビット線４が形成され、このビット線４を覆うよう
に第２の絶縁膜１７が積層されている。
を説明すると、半導体基板１上に、素子分離酸化膜２及
び拡散層領域３があり、その上に第１の絶縁膜１６を介
してビット線４が形成され、このビット線４を覆うよう
に第２の絶縁膜１７が積層されている。
【００４１】拡散層領域３上の第１の絶縁膜１６及び第
２の絶縁膜１７上には、キャパシタコンタクト５を介し
て、キャパシタ下部電極６が形成され、拡散層領域３に
電気的に接続されている。
２の絶縁膜１７上には、キャパシタコンタクト５を介し
て、キャパシタ下部電極６が形成され、拡散層領域３に
電気的に接続されている。
【００４２】本実施例では、キャパシタ下部電極６と同
じ層にダミーパターン７が形成されている。
じ層にダミーパターン７が形成されている。
【００４３】そして、キャパシタ下部電極６及びダミー
パターン７上にマスク絶縁膜８が積層されており、その
キャパシタ下部電極６、ダミーパターン７及びマスク絶
縁膜８を覆うように、容量絶縁膜９が形成されている。
パターン７上にマスク絶縁膜８が積層されており、その
キャパシタ下部電極６、ダミーパターン７及びマスク絶
縁膜８を覆うように、容量絶縁膜９が形成されている。
【００４４】そして、キャパシタ上部電極１０が、キャ
パシタ下部電極６間の隙間を完全に埋め込み、かつキャ
パシタ下部電極６、ダミーパターン７及びマスク絶縁膜
８の側壁部のみに配設される構造となっている。
パシタ下部電極６間の隙間を完全に埋め込み、かつキャ
パシタ下部電極６、ダミーパターン７及びマスク絶縁膜
８の側壁部のみに配設される構造となっている。
【００４５】更に、ダミーパターン７の領域で、キャパ
シタ上部電極１０と上層配線１１とがタングステンプラ
グ１２を介して電気的に接続されている。
シタ上部電極１０と上層配線１１とがタングステンプラ
グ１２を介して電気的に接続されている。
【００４６】この構成を、図１のレイアウト図で説明す
ると、アレイ状に配列されているキャパシタ下部電極１
０１は、例えば長さ０．３８μｍ×長さ０．９８μｍ程
度で構成され、また下部電極１０１間の間隔は、幅０．
２２μｍ程度で構成されている。
ると、アレイ状に配列されているキャパシタ下部電極１
０１は、例えば長さ０．３８μｍ×長さ０．９８μｍ程
度で構成され、また下部電極１０１間の間隔は、幅０．
２２μｍ程度で構成されている。
【００４７】また、本実施例では、キャパシタ下部電極
１０１と同一の工程で、同一の層に形成されるダミーパ
ターン１０２は、キャパシタ下部電極１０１と同様のサ
イズ（例えば長さ０．３８μｍ×長さ０．９８μｍ程
度）で構成されており、そのダミーパターン１０２をま
たぐように、例えば一辺の長さ０．４μｍ程度のサイズ
の、上層配線と電気的接続を得るための接続孔（メタル
コンタクト１０４）が配置されている。
１０１と同一の工程で、同一の層に形成されるダミーパ
ターン１０２は、キャパシタ下部電極１０１と同様のサ
イズ（例えば長さ０．３８μｍ×長さ０．９８μｍ程
度）で構成されており、そのダミーパターン１０２をま
たぐように、例えば一辺の長さ０．４μｍ程度のサイズ
の、上層配線と電気的接続を得るための接続孔（メタル
コンタクト１０４）が配置されている。
【００４８】キャパシタ下部電極１０１とダミーパター
ン１０２との違いは、下層にある拡散層領域３と電気的
接続を得るための接続孔（キャパシタコンタクト１０
３）を有しているか否かという点である。
ン１０２との違いは、下層にある拡散層領域３と電気的
接続を得るための接続孔（キャパシタコンタクト１０
３）を有しているか否かという点である。
【００４９】ここで、ダミーパターン１０２は、本実施
例で示した形状に限定されるものではなく、たとえば、
キャパシタ下部電極１０１アレイ周囲を、一体となって
取り囲む形状でも良く、また、複数のダミーがアレイ状
に整列されていても良い。すなわち、キャパシタ下部電
極１０１の間に配設されたキャパシタ上部電極１０が、
メタルコンタクト１０４まで延在して、上層配線１１と
電気的に接続されるような構造であればよい。
例で示した形状に限定されるものではなく、たとえば、
キャパシタ下部電極１０１アレイ周囲を、一体となって
取り囲む形状でも良く、また、複数のダミーがアレイ状
に整列されていても良い。すなわち、キャパシタ下部電
極１０１の間に配設されたキャパシタ上部電極１０が、
メタルコンタクト１０４まで延在して、上層配線１１と
電気的に接続されるような構造であればよい。
【００５０】［実施例２］本発明の第２の実施例につい
て、以下に説明する。図７は、第２の実施例を示すレイ
アウト図である。
て、以下に説明する。図７は、第２の実施例を示すレイ
アウト図である。
【００５１】図７に示す第２の実施例と、図１に示す第
１の実施例との違いは、第１の実施例ではダミーパター
ン１０２がキャパシタ下部電極１０１と同一形状であっ
たのに対し、本実施例では、図７に示すように、セルア
レイ領域の延長方向を長辺とする形状であることであ
る。
１の実施例との違いは、第１の実施例ではダミーパター
ン１０２がキャパシタ下部電極１０１と同一形状であっ
たのに対し、本実施例では、図７に示すように、セルア
レイ領域の延長方向を長辺とする形状であることであ
る。
【００５２】ここで、ダミーパターン１０２の間隔は、
多結晶シリコン膜のエッチバックしてキャパシタ上部電
極１０を形成するに適する間隔である必要があり、狭く
はキャパシタ下部電極６の間隔と同程度から、広くはキ
ャパシタ下部電極６の間隔の３倍以内程度が好ましい。
多結晶シリコン膜のエッチバックしてキャパシタ上部電
極１０を形成するに適する間隔である必要があり、狭く
はキャパシタ下部電極６の間隔と同程度から、広くはキ
ャパシタ下部電極６の間隔の３倍以内程度が好ましい。
【００５３】［実施例３］本発明の第３実施例につい
て、以下に説明する。図８は、第３実施例を示す断面図
である。
て、以下に説明する。図８は、第３実施例を示す断面図
である。
【００５４】図８に示す第３の実施例と、図２に示す第
１の実施例との違いは、第３の実施例では、マスク絶縁
膜８を必要としないことである。つまり、第１の実施例
で図４を参照して説明した、シリコン酸化膜の成膜が不
要になるということである。
１の実施例との違いは、第３の実施例では、マスク絶縁
膜８を必要としないことである。つまり、第１の実施例
で図４を参照して説明した、シリコン酸化膜の成膜が不
要になるということである。
【００５５】
【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。
記記載の効果を奏する。
【００５６】本発明の第１の効果は、半導体記憶装置の
製造を短縮することができ、工程数が削減によってコス
トの低減及び工期の短縮ができる、ということである。
製造を短縮することができ、工程数が削減によってコス
トの低減及び工期の短縮ができる、ということである。
【００５７】その理由は、本発明においては、キャパシ
タ下部電極と同一工程で、同じ層にダミーパターンを形
成することにより、キャパシタ上部電極の形成に際し
て、フォトリソグラフィ工程を省略することができるた
めである。
タ下部電極と同一工程で、同じ層にダミーパターンを形
成することにより、キャパシタ上部電極の形成に際し
て、フォトリソグラフィ工程を省略することができるた
めである。
【００５８】すなわち、キャパシタ上部電極形成工程に
おいて、堆積した多結晶シリコン膜をエッチバックし、
キャパシタ上部電極が、キャパシタ下部電極またはダミ
ーパターンに挟まれる溝の内部にのみ形成されるため、
拡散層領域等に電気的接続を得るための接続孔を形成し
てもキャパシタ上部電極と電気的接続されない領域が確
保されている。
おいて、堆積した多結晶シリコン膜をエッチバックし、
キャパシタ上部電極が、キャパシタ下部電極またはダミ
ーパターンに挟まれる溝の内部にのみ形成されるため、
拡散層領域等に電気的接続を得るための接続孔を形成し
てもキャパシタ上部電極と電気的接続されない領域が確
保されている。
【００５９】従って、フォトリソグラフィ工程によって
レジストパターンを形成し、不必要な領域のキャパシタ
上部電極を取り除かなくても、多結晶シリコン膜のエッ
チバック処理において、必然的にキャパシタ上部電極が
形成されることになるからである。
レジストパターンを形成し、不必要な領域のキャパシタ
上部電極を取り除かなくても、多結晶シリコン膜のエッ
チバック処理において、必然的にキャパシタ上部電極が
形成されることになるからである。
【００６０】従って、キャパシタ上部電極及び層間絶縁
膜の形成、メタルコンタクト形成のためのレジスト塗
布、露光及び現像を確実に行うことができからである。
膜の形成、メタルコンタクト形成のためのレジスト塗
布、露光及び現像を確実に行うことができからである。
【図１】本発明の第１の実施例に係る半導体記憶装置を
示したレイアウト図である。
示したレイアウト図である。
【図２】本発明の第１の実施例に係る半導体記憶装置を
示した断面図である。
示した断面図である。
【図３】本発明の第１の実施例に係る半導体記憶装置の
製造方法を工程順に示した断面図である。
製造方法を工程順に示した断面図である。
【図４】本発明の第１の実施例に係る半導体記憶装置の
製造方法を工程順に示した断面図である。
製造方法を工程順に示した断面図である。
【図５】本発明の第１の実施例に係る半導体記憶装置の
製造方法を工程順に示した断面図である。
製造方法を工程順に示した断面図である。
【図６】本発明の第１の実施例に係る半導体記憶装置の
製造方法を工程順に示した断面図である。
製造方法を工程順に示した断面図である。
【図７】本発明の第２の実施例に係る半導体記憶装置を
示したレイアウト図である。
示したレイアウト図である。
【図８】本発明の第３の実施例に係る半導体記憶装置を
示した断面図である。
示した断面図である。
【図９】従来の半導体記憶装置を示したレイアウト図で
ある。
ある。
【図１０】従来の半導体記憶装置を示した断面図であ
る。
る。
【図１１】従来の半導体記憶装置の製造方法を工程順に
示した断面図である。
示した断面図である。
【図１２】従来の半導体記憶装置の製造方法を工程順に
示した断面図である。
示した断面図である。
１ 半導体基板 ２ 素子分離酸化膜 ３ 拡散層領域 ４ ビット線 ５ キャパシタコンタクト ６ キャパシタ下部電極 ７ ダミーパターン ８ マスク絶縁膜 ９ 容量絶縁膜 １０ キャパシタ上部電極 １１ 上層配線 １２ タングステンプラグ １３ メタルコンタクト １４ 層間絶縁膜 １５ａ レジストパターン １５ｂ レジストパターン １５ｃ レジストパターン １６ 第１の絶縁膜 １７ 第２の絶縁膜 １０１ キャパシタ下部電極（レイアウト図） １０２ ダミーパターン（レイアウト図） １０３ キャパシタコンタクト（レイアウト図） １０４ メタルコンタクト（レイアウト図） １０５ キャパシタ上部電極（レイアウト図）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/8242 H01L 27/04 H01L 21/822
Claims (14)
- 【請求項１】基板上に下部電極を柱状に形成し、その上
に容量絶縁膜及び上部電極を形成してなるメモリセルを
複数備えたメモリセルアレイを有する半導体記憶装置の
製造方法において、 前記メモリセルの前記下部電極形成の際に、同一工程に
て、前記下部電極と同一部材よりなるダミーパターンを
形成し、 前記メモリセルアレイの前記下部電極及び前記ダミーパ
ターン上に前記容量絶縁膜を形成した後、前記メモリセ
ルアレイの前記容量絶縁膜で覆われてなる前記下部電極
又は前記ダミーパターンに挟まれる溝の内部の領域にの
み導電部材を埋設することで前記上部電極を形成する、
ことを特徴とする半導体記憶装置の製造方法。 - 【請求項２】基板上に下部電極を柱状に形成し、その上
に容量絶縁膜及び上部電極を形成してなるメモリセルを
複数備えたメモリセルアレイを有する半導体記憶装置の
製造方法において、 (ａ)前記メモリセルの前記下部電極形成の際に、同一工
程にて、前記下部電極と同一部材よりなるダミーパター
ンを形成し、 (ｂ)前記メモリセルアレイの前記下部電極及び前記ダミ
ーパターンを覆うように容量絶縁膜を形成し、 (ｃ)前記メモリセルアレイの前記容量絶縁膜で覆われて
なる前記下部電極及び前記ダミーパターン同士の間の領
域に、前記下部電極及び前記ダミーパターンの上部を全
てを覆うことがないように、導電部材を埋設することで
前記上部電極を形成する、ことを特徴とする半導体記憶
装置の製造方法。 - 【請求項３】基板上に下部電極、容量絶縁膜、上部電極
を形成してなるメモリセルを複数備えたメモリセルアレ
イを有する半導体記憶装置の製造方法において、 (ａ)前記メモリセルの前記下部電極形成の際に、同一工
程にて、前記メモリセルアレイ周縁部に前記下部電極と
同一部材よりなるダミーパターンを形成し、その際、前
記下部電極及び前記ダミーパターン上にマスク絶縁膜を
形成し、 (ｂ)前記前記下部電極と前記ダミーパターンアレイと前
記マスク絶縁膜と、を覆うように容量絶縁膜を形成し、 前記メモリセルアレイの前記下部電極及び前記ダミーパ
ターン同士の間の領域に、前記下部電極及び前記ダミー
パターンの上部を全てを覆うことがないように、導電部
材を埋設することで前記上部電極を形成する、ことを特
徴とする半導体記憶装置の製造方法。 - 【請求項４】前記ダミーパターンが、前記下部電極から
なるメモリセルアレイの周縁部領域に配設されてなる、
ことを特徴とする請求項１乃至３のいずれか一に記載の
半導体記憶装置の製造方法。 - 【請求項５】前記ダミーパターンが、前記下部電極から
なるメモリセルアレイの周囲を囲むように配設されてな
る、ことを特徴とする請求項１乃至３のいずれか一に記
載の半導体記憶装置の製造方法。 - 【請求項６】前記ダミーパターンが、前記下部電極と、
少なくとも高さが同一とされる形状からなる、ことを特
徴とする請求項１乃至３のいずれか一に記載の半導体記
憶装置の製造方法。 - 【請求項７】基板上に設けられた柱状の下部電極を備
え、前記下部電極を覆うように容量絶縁膜更に上部電極
を有するメモリセルを複数備えたメモリセルアレイを有
する半導体記憶装置において、 前記メモリセルの前記下部電極とほぼ同一高さの、前記
下部電極と同一部材よりなるダミーパターンと、 前記下部電極及び前記ダミーパターンを覆うようにして
形成されてなる容量絶縁膜と、 前記容量絶縁膜で覆われた前記下部電極同士の間の領域
に埋設されてなる前記上部電極と、を有し、 前記ダミーパターン上にも前記メモリセルと同様の容量
絶縁膜及び前記容量絶縁膜に覆われたダミーパターンに
挟まれる溝の内部の領域にのみ埋設されてなる上部電極
を備えてなることを特徴とする半導体記憶装置。 - 【請求項８】基板上に設けられた柱状の下部電極を備
え、前記下部電極を覆うように容量絶縁膜更に上部電極
を有するメモリセルを複数備えたメモリセルアレイを有
する半導体記憶装置において、 前記メモリセルの前記下部電極とほぼ同一高さの、前記
下部電極と同一部材よりなるダミーパターンと、 前記下部電極及び前記ダミーパターンを覆うようにして
形成されてなる容量絶縁膜と、 前記容量絶縁膜で覆われた前記下部電極同士の間の領域
に埋設されてなる前記上部電極と、を有し、 前記ダミーパターン上にも前記メモリセルと同様の容量
絶縁膜及び前記容量絶縁膜に覆われたダミーパターンに
挟まれる溝の内部の領域にのみ埋設されてなる上部電極
を備え、且つ前記ダミーパターンの前記上部電極が、層
間絶縁膜を介して、上層配線に接続されてなることを特
徴とする半導体記憶装置。 - 【請求項９】基板上に設けられた柱状の下部電極を備
え、前記下部電極を覆うように容量絶縁膜更に上部電極
を有するメモリセルを複数備えたメモリセルアレイを有
する半導体記憶装置において、 前記メモリセルの前記下部電極とほぼ同一高さの、前記
下部電極と同一部材よりなるダミーパターンと、 前記下部電極と前記ダミーパターン上に形成され、前記
下部電極及び前記ダミーパターンの形成用のマスク絶縁
膜と、 前記下部電極と前記ダミーパターンと前記マスク絶縁膜
と、を覆うようにして形成されてなる容量絶縁膜と、 前記容量絶縁膜で覆われた前記下部電極同士の間の領域
に埋設されてなる前記上部電極と、を有し、 前記ダミーパターン上にも前記メモリセルと同様のマス
ク絶縁膜と容量絶縁膜と上部電極と、を備え、且つ前記
ダミーパターンの前記上部電極が、層間絶縁膜を介し
て、上層配線に接続されてなることを特徴とする半導体
記憶装置。 - 【請求項１０】前記ダミーパターンが、前記下部電極か
らなるメモリセルアレイの周縁部領域に配設されてな
る、ことを特徴とする請求項７乃至９のいずれか一に記
載の半導体記憶装置。 - 【請求項１１】前記ダミーパターンが、前記下部電極か
らなるメモリセルアレイの周囲を囲むように配設されて
なる、ことを特徴とする請求項７乃至９のいずれか一に
記載の半導体記憶装置。 - 【請求項１２】前記ダミーパターンが、前記下部電極
と、少なくとも高さが同一とされる形状からなる、こと
を特徴とする請求項７乃至９のいずれか一に記載の半導
体記憶装置。 - 【請求項１３】相隣る前記ダミーパターンの間隔
（「Ａ」という）が、前記メモリセルアレイの相隣る前
記第１の電極の間隔（「Ｂ」という）に対し、所定の関
係を有する、ことを特徴とする請求項７乃至９のいずれ
か一に記載の半導体記憶装置。 - 【請求項１４】前記Ａと、前記Ｂが、Ｂ≦Ａ≦３×Ｂの
関係を有することを特徴とする請求項１３に記載の半導
体記憶装置。
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