KR100802222B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, SWD 영역의 비트라인 상부에 더미 저장전극 콘택홀을 형성하여 하드마스크층으로 사용되는 실리콘 리치 산화막에 의한 스트레스를 완화시켜 층간절연막의 크랙(Crack)을 방지하여 소자의 특성을 향상시키는 기술을 개시한다.
Description
도 1a 및 도 1b는 종래기술에 따른 반도체 소자의 제조 방법을 도시한 레이아웃 및 그 문제점을 도시한 사진.
도 2a 및 도 2b는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 레이아웃 및 단면도.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, SWD 영역의 비트라인 상부에 더미 저장전극 콘택홀을 형성하여 하드마스크층으로 사용되는 실리콘 리치 산화막에 의한 스트레스를 완화시켜 층간절연막의 크랙(Crack)을 방지하여 소자의 특성을 향상시키는 기술을 개시한다.
최근 반도체 소자의 제조 방법에서 저장전극 콘택홀을 형성하기 위한 하드마스크층 물질을 폴리실리콘층에서 실리콘 리치 산화막(Silicon Rich Oxide)으로 변경하고 있다.
기존에 사용하던 폴리실리콘층은 반사율이 높아 오버레이의 기준이 되는 키를 인식하는데 어려움이 있으며, 이로 인해 폴리실리콘층을 하드마스크층으로 사용 시에는 키 오픈(Key Open) 공정을 추가적으로 진행해야 해는 문제점이 있었다.
상기와 같은 문제점을 해결하고자, 실리콘 리치 산화막을 하드마스크층으로 사용하게 되었다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 레이아웃 및 그 문제점을 도시한 사진이다.
도 1a를 참조하면, 센스앰프 영역 및 SWD 영역을 도시한 레이아웃으로, 센스 앰프 영역은 비트라인(10) 및 저장전극콘택(20)이 구비되어 있으며, SWD 영역은 비트라인(10)이 구비되어 있다.
이때, 저장전극 콘택 형성시 하드마스크층 역할을 하는 실리콘 리치 산화막의 잔유물에 의해 층간절연막상에 'A'와 같이 크랙이 발생하게 된다.
여기서, 센스앰프 영역은 비트라인에 의해 저장전극 콘택이 막혀있지 않아 층간 절연막의 스트레스가 저장전극 콘택에 의해 완화되지만, SWD 영역은 비트라인으로 인해 저장전극 콘택과 직접 접하고 있지 않아 크랙의 발생으로 인한 스트레스가 완화되지 않는다.
도 1b을 참조하면, 상기 '도 1a'의 문제점인 크랙이 발생한 모습과 상기 크랙이 발생한 모습을 확대하여 도시한 사진이다.
상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, 하드마스크층으로 사용되는 실리콘 리치 산화막이 완벽하게 제거되지 않으며, 이로 인한 잔유물이 하부 절연막인 산화막과 반응하여 상기 하부 절연막 표면에 스트레스를 야기하는 물질인 새로운 막을 형성한다.
상기와 같은 막이 후속 공정의 열적 스트레스에 대한 저항성이 약하기 때문에 상기 하부 절연막 상에 크랙이 유발되며, 상기 크랙이 형성된 부분에 쇼트가 유발되어 DC 페일이 발생하는 문제점이 있다.
상기 문제점을 해결하기 위하여, SWD 영역의 비트라인 상부에 더미 저장전극 콘택홀을 형성하여 하드마스크층으로 사용되는 실리콘 리치 산화막에 의한 스트레스를 완화시켜 층간절연막의 크랙(Crack)을 방지하여 소자의 특성을 향상시키는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은
비트라인 콘택이 구비된 반도체 소자에 있어서,
반도체 기판 상부에 층간 절연막을 형성하는 단계와,
상기 층간 절연막을 식각하여 상기 비트라인 콘택의 선폭 보다 큰 선폭을 가지는 더미 저장전극 콘택홀을 형성하는 단계와,
비트라인 콘택이 구비된 반도체 소자에 있어서,
반도체 기판 상부에 층간 절연막을 형성하는 단계와,
상기 층간 절연막을 식각하여 상기 비트라인 콘택의 선폭 보다 큰 선폭을 가지는 더미 저장전극 콘택홀을 형성하는 단계와,
상기 더미 저장전극 콘택홀을 폴리실리콘층으로 매립하여 더미 저장전극 콘택을 형성하되, 상기 더미 저장전극 콘택 내에 상기 폴리실리콘층의 그레인(Grain)간에 발생하는 미세한 공간이 확보되도록 하는 단계를 포함하는 것을 특징으로 하며,
상기 더미 저장전극 콘택홀의 선폭은 상기 비트라인 콘택의 선폭보다 5 내지 15% 크게 형성하는 것과,
상기 더미 저장전극 콘택홀은 SWD 영역 및 스크라이브 레인 영역 비트라인 에지부 상에 형성하는 것과,
상기 층간 절연막의 식각 공정은
상기 층간 절연막 상부에 하드마스크층을 형성하는 단계와,
상기 하드마스크층을 패터닝하여 하드마스크층 패턴을 형성하는 단계와,
상기 하드마스크층 패턴을 마스크로 상기 층간 절연막을 식각하는 단계를 포함하는 것과,
상기 더미 저장전극 콘택홀의 선폭은 상기 비트라인 콘택의 선폭보다 5 내지 15% 크게 형성하는 것과,
상기 더미 저장전극 콘택홀은 SWD 영역 및 스크라이브 레인 영역 비트라인 에지부 상에 형성하는 것과,
상기 층간 절연막의 식각 공정은
상기 층간 절연막 상부에 하드마스크층을 형성하는 단계와,
상기 하드마스크층을 패터닝하여 하드마스크층 패턴을 형성하는 단계와,
상기 하드마스크층 패턴을 마스크로 상기 층간 절연막을 식각하는 단계를 포함하는 것과,
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상기 하드마스크층은 실리콘 리치 산화막으로 형성하는 것을 특징으로 한다.
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이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
본원 발명은 더미 저장전극 콘택을 형성하여 스트레스를 완화시키는 것으로, 콘택이 스트레스 완충 역할을 하는 것을 이미 금속 배선 형성 공정시 사용되고 있다.
예를 들어, 스크라이브 레인 영역의 층간 절연막 상부에 실리콘 리치 산화막 형성시 크랙이 발생되었고, 이를 극복하기 위해 더미 메탈 콘택을 삽입하였더니 크랙이 완화되었다.
또한, 메탈 콘택 내부에 생긴 빈 공간을 통해 실리콘 리치 산화막의 스트레스가 완화된다. 메탈 콘택홀 내에 폴리실리콘층 또는 메탈층을 매립할 때 CVD 방법을 사용하더라도 그레인과 그레인 간에 미세한 공간이 생기게 되는데, 이 공간을 통해 스트레스가 완화된다.
도 2a 및 도 2b는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 레이아 웃 및 단면도이다.
도 2a를 참조하면, 센스앰프 영역 및 SWD 영역을 도시한 레이아웃으로, 센스 앰프 영역은 비트라인(150) 및 비트라인(150) 사이에 저장전극콘택(170)이 구비되어 있으며, SWD 영역은 비트라인(150)의 에지부에 더미 저장전극 콘택(180)이 구비되어 있다.
도 2b를 참조하면, 상기 '도 2a'의 ⓐ - ⓐ'에 따른 절단면으로 도시한 단면도로서, SWD 영역의 반도체 기판(100) 상부에 게이트 전극(120)이 구비된 제 1 층간 절연막(155)를 형성하고, 제 1 층간절연막(155)을 식각한 후 매립하여 비트라인 콘택(130)을 형성한다.
다음에, 비트라인 콘택(130)과 접속되는 비트라인(150)을 형성하고, 전면에 제 2 층간 절연막(165)을 형성한 후 실리콘 리치 산화막을 하드마스크층(미도시)으로 사용하여 비트라인(150) 상부의 제 2 층간 절연막(165)을 식각하여 더미 저장전극 콘택홀(미도시)을 형성한다.
여기서, 더미 저장전극 콘택홀(미도시)의 선폭은 비트라인 콘택(130)의 선폭보다 5 내지 15% 크게 형성하는 것이 바람직하다.
그 다음, 상기 더미 저장전극 콘택홀(미도시)을 폴리실리콘층으로 매립하여 더미 저장전극 콘택(180)을 형성한다.
여기서, 더미 저장전극 콘택홀(미도시)의 선폭은 비트라인 콘택(130)의 선폭보다 5 내지 15% 크게 형성하는 것이 바람직하다.
그 다음, 상기 더미 저장전극 콘택홀(미도시)을 폴리실리콘층으로 매립하여 더미 저장전극 콘택(180)을 형성한다.
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이를 통해 상기 실리콘 리치 산화막의 잔여물(190)이 하부 층간절연막과 반응하여 발생하는 스트레스를 완화시킬 수 있다.
더미 저장전극 콘택(180)의 선폭은 비트라인 콘택(120)의 선폭보다 크게 형성되어 폴리실리콘층으로 완전히 매립되지 않으며, 그레인과 그레인 사이에 발생하는 미세한 공간(도 2b의 'B')이 확보되도록 하는 것이 바람직하다.
더미 저장전극 콘택(180)의 선폭은 비트라인 콘택(120)의 선폭보다 크게 형성되어 폴리실리콘층으로 완전히 매립되지 않으며, 그레인과 그레인 사이에 발생하는 미세한 공간(도 2b의 'B')이 확보되도록 하는 것이 바람직하다.
삭제
이때, 더미 저장전극 콘택의 선폭이 너무 크게 형성되면 후속 공정 시 형성되는 질화막에 의해 채워져 스트레스를 완화시킬 수 있는 공간을 확보하기 어려우므로, 후속 공정 시 질화막이 매립되지 않을 정도의 미세한 공간이 확보될 수 있도록 한다.
본 발명에 따른 반도체 소자의 제조 방법은 SWD 영역의 비트라인 상부에 더미 저장전극 콘택홀을 형성하여 하드마스크층으로 사용되는 실리콘 리치 산화막에 의한 스트레스를 완화시켜 층간절연막의 크랙(Crack)을 방지하여 소자의 특성을 향상시키는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (5)
- 비트라인 콘택이 구비된 반도체 소자에 있어서,반도체 기판 상부에 층간 절연막을 형성하는 단계;상기 층간 절연막을 식각하여 상기 비트라인 콘택의 선폭 보다 큰 선폭을 가지는 더미 저장전극 콘택홀을 형성하는 단계; 및상기 더미 저장전극 콘택홀을 폴리실리콘층으로 매립하여 더미 저장전극 콘택을 형성하되, 상기 더미 저장전극 콘택 내에 상기 폴리실리콘층의 그레인(Grain)간에 발생하는 미세한 공간이 확보되도록 하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 더미 저장전극 콘택홀의 선폭은 상기 비트라인 콘택의 선폭보다 5 내지 15% 크게 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 더미 저장전극 콘택홀은 SWD 영역 및 스크라이브 레인 영역 비트라인 에지부 상에 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 층간 절연막의 식각 공정은상기 층간 절연막 상부에 하드마스크층을 형성하는 단계;상기 하드마스크층을 패터닝하여 하드마스크층 패턴을 형성하는 단계; 및상기 하드마스크층 패턴을 마스크로 상기 층간 절연막을 식각하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,상기 하드마스크층은 실리콘 리치 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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| KR (1) | KR100802222B1 (ko) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11274434A (ja) * | 1998-03-20 | 1999-10-08 | Nec Corp | 半導体装置及びその製造方法 |
| KR20000003619A (ko) * | 1998-06-29 | 2000-01-15 | 김영환 | 반도체 소자의 제조방법 |
| JP2004014770A (ja) * | 2002-06-06 | 2004-01-15 | Renesas Technology Corp | 半導体装置 |
| KR20040067021A (ko) * | 2003-01-21 | 2004-07-30 | 주식회사 하이닉스반도체 | 반도체소자의 스토리지노드 콘택플러그 형성방법 |
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