KR100694420B1 - 반도체소자의 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 형성방법에 관한 것으로, 칩 및 스크라이브 라인 영역의 경계부에서 발생되는 산화막의 리프팅 현상을 방지하기 위하여, 상기 경계부의 스크라이브 라인 측에 더미 금속배선을 형성하고 스크라이브 라인 측으로 부터의 스트레스를 분산시킴으로써 산화막의 리프팅 현상을 방지할 수 있도록 하고 그에 따른 반도체소자의 수율 및 생산성을 향상시킬 수 있도록 하는 기술이다.

Description

반도체소자의 형성방법{Method for forming semiconductor devices}

도 1a 내지 도 1c 는 종래기술의 제1 및 제2 실시예에 따른 반도체소자의 형성방법을 도시한 단면도.

도 2 는 본 발명의 실시예에 따른 반도체소자의 형성방법을 도시한 단면도.

본 발명은 반도체소자의 형성방법에 관한 것으로, 특히 패시베이션층의 형성공정후 리프레쉬 특성 향상을 위하여 실시하는 고온 어닐링 공정시 칩의 에지부에서 발생되는 산화막의 리프팅 현상을 방지할 수 있도록 하는 기술에 관한 것이다.

일반적으로 반도체소자의 금속배선 형성공정 후의 공정은 패시베이션층 증착공정후, 리페어 공정, 고온 어닐링, PIX 형성공정으로 실시하거나, 패시베이션층 증착공정후 고온 어닐링 및 PIQ 형성공정을 실시한다.

그러나, 후자에 언급된 바와 같이 상기 패시베이션층 증착 공정후 고온 어닐링 공정을 실시하는 경우 스크라이브 라인 지역에서 열에 의한 스트레스에 의해 산화막 부분이 리프팅된다.

도 1a 는 종래기술의 제1실시예에 따른 반도체소자의 형성방법을 도시한 단면도로서, 칩(100)과 스크라이브 라인(200)의 영역을 도시한 것이다.

도 1a를 참조하면, 하부구조물(미도시)이 형성된 반도체기판(11) 상부에 제1층간절연막(13)을 형성하고 이를 통하여 반도체기판(11)에 접속되는 제1금속배선(15)을 형성한다.

전체표면상부에 제2층간절연막(17)을 형성하고 그 상부를 평탄화시키는 제3층간절연막(19)을 형성한다.

상기 제3,2층간절연막(19,17)을 통하여 상기 제1금속배선에 접속되는 제2금속배선(21)을 형성한다.

전체표면상부에 제1패시베이션층(23)을 형성하고 그 상부에 제2패시베이션층(25)을 형성한다.

이때, 상기 제1패시베이션층(23)은 산화막으로 형성하고 제2패시베이션층(25)은 질화막으로 형성한 것이다.

그 다음, 리페어 마스크(미도시)를 이용한 사진식각공정으로 상기 제2,1패시베이션층(25,23)을 식각하여 리페어 영역(27)을 정의한다.

후속 공정으로, 어닐링 공정 및 PIX 형성공정을 실시한다.

도 1b 및 도 1c 는 종래기술의 제2실시예에 따른 반도체소자의 형성방법을 도시한 단면도로서, 칩(300)과 스크라이브 라인(400)의 영역을 도시한 것이다.

도 1b 및 도 1c 를 참조하면, 하부구조물(미도시)이 형성된 반도체기판(31) 상부에 제1층간절연막(33)을 형성하고 이를 통하여 반도체기판(31)에 접속되는 제1 금속배선(35)을 형성한다.

전체표면상부에 제2층간절연막(37)을 형성하고 그 상부를 평탄화시키는 제3층간절연막(39)을 형성한다.

상기 제3,2층간절연막(39,37)을 통하여 상기 제1금속배선에 접속되는 제2금속배선(41)을 형성한다.

전체표면상부에 제1패시베이션층(43)을 형성하고 그 상부에 제2패시베이션층(45)을 형성한다.

이때, 상기 제1패시베이션층(43)은 산화막으로 형성하고 제2패시베이션층(45)은 질화막으로 형성한 것이다.

그 다음, 리페어 마스크(미도시)를 이용한 사진식각공정없이 고온 어닐링 공정을 실시한다.

이때, 스트레스가 ⓧ 와 같은 방향으로 발생하여 ⓐ 부분과 하부구조물과 거리가 좁은 지역에서 도 1c 와 같이 제1패시베이션층(23)인 산화막이 리프팅된다.

상기한 바와 같이 종래기술에 따른 반도체소자의 형성방법은, 패시베이션층 형성공정후 리페어 공정을 생략하고 어닐링 공정을 실시하는 경우 하부 금속배선과의 경계부에 인접된 스크라이브 라인 영역의 산화막이 리프팅됨으로써 반도체소자의 수율을 저하시키는 문제점이 있다.

본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위하여, 칩 영역의 하부구조물 부분, 즉 스크라이브 라인과 칩의 경계부에서 스트레스에 의한 패시베 이션층인 산화막의 리프팅 현상을 방지하기 위하여 하부구조물이 없는 상기 경계부의 스크라이브 라인 측에 더미 금속배선을 형성하여 스트레스를 분산시킴으로써 상기 리프팅 현상을 방지할 수 있도록 하는 반도체소자의 형성방법을 제공하는데 그 목적이 있다.

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 형성방법은,

하부구조물이 구비되는 반도체기판 상에 제1금속배선을 형성하는 공정과,

상기 제1금속배선 상부를 평탄화시키는 층간절연막을 형성하는 공정과,

상기 제2금속배선을 형성하는 동시에 스크라이브 라인 및 칩 영역 경계부의 스크라이브 라인 측에 더미 금속배선을 형성하는 공정과,

전체표면상부에 패시베이션층을 형성하고 후속 공정으로 고온 어닐링을 실시하는 공정을 포함하는 것과,

상기 패시베이션층은 산화막 및 질화막의 적층구조로 형성하는 것과,

상기 더미 금속배선은 상기 제2금속배선과 같은 콘택깊이로 형성되는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 2 는 본 발명의 실시예에 따른 반도체소자의 형성방법을 도시한 단면도로서, 칩(500)과 스크라이브 라인(600)의 영역을 도시한 것이다.

도 2를 참조하면, 하부구조물(미도시)이 형성된 반도체기판(51) 상부에 제1층간절연막(53)을 형성하고 이를 통하여 반도체기판(51)에 접속되는 제1금속배선 (55)을 형성한다.

전체표면상부에 제2층간절연막(57)을 형성하고 그 상부를 평탄화시키는 제3층간절연막(59)을 형성한다.

상기 제3,2층간절연막(39,37)을 통하여 상기 제1금속배선에 접속되는 제2금속배선(61)을 형성하는 동시에, 상기 칩(500)과 스크라이브 라인(600) 경계부의 스크라이브 라인(600) 측에 더미 금속배선(63)을 형성한다.

이때, 상기 더미 금속배선(63)은 상기 제2금속배선(61)과 같은 콘택 깊이로 형성하여 일체의 하부구조물과 접속되지 않도록 형성하고, 그 하부에는 별도의 하부구조물이 구비되지 않은 것이다.

그 다음, 전체표면상부에 제1패시베이션층(65)인 산화막과 제2패시베이션층(67)인 질화막(67)을 형성한다.

후속 공정으로, 고온 어닐링 공정 및 PIQ 공정을 실시한다.

여기서, 상기 더미 금속배선(63)은 고온 어닐링 공정시 상기 스크라이브 라인(600) 영역으로부터 칩(500) 영역으로의 스트레스를 분산시키는 역할을 하여 제1패시베이션층(65)인 산화막의 리프팅을 방지하는 역할을 한다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 형성방법은, 더미 금속배선의 형성공정으로 산화막의 리프팅을 방지하여 반도체소자의 수율 및 생산성을 향상시키고 그에 따른 생산비용을 절감할 수 있도록 하는 효과를 제공한다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라 면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (3)

1. 하부구조물이 구비되는 반도체기판 상에 제1금속배선을 형성하는 공정과,

   상기 제1금속배선 상부를 평탄화시키는 층간절연막을 형성하는 공정과,

   상기 제2금속배선을 형성하는 동시에 스크라이브 라인 및 칩 영역 경계부의 스크라이브 라인 측에 더미 금속배선을 형성하는 공정과,

   전체표면상부에 패시베이션층을 형성하고 후속 공정으로 고온 어닐링을 실시하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 형성방법.
2. 제 1 항에 있어서,

   상기 패시베이션층은 산화막 및 질화막의 적층구조로 형성하는 것을 특징으로 하는 반도체소자의 형성방법.
3. 제 1 항에 있어서,

   상기 더미 금속배선은 상기 제2금속배선과 같은 콘택깊이로 형성되는 것을 특징으로 하는 반도체소자의 형성방법.

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