KR100642917B1 - 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 본 발명의 사상은 하부금속배선 및 버퍼막이 적층 형성된 반도체 기판 상에 층간 절연막을 형성하고, 상기 층간 절연막을 패터닝하여 상기 버퍼막을 노출하는 비아홀을 형성하는 단계, 상기 비아홀이 형성된 결과물에 그루층의 형성 및 스퍼터링 공정을 반복적으로 수행하여, 상기 버퍼막을 제거하여 상기 하부금속배선을 노출시키고, 상기 그루층의 재형성하되, 상기 비아홀의 측벽에는 소정 폭의 그루층이 형성되도록 하고, 상기 비아홀의 저면에는 그루층이 제거되도록 하고, 상기 층간 절연막의 상부에는 상기 비아홀의 측벽에 형성된 그루층보다 얇은 그루층이 형성되도록 하는 단계 및 상기 하부금속배선이 노출된 비아홀이 형성된 결과물 상에 알루미늄층을 소정 두께 형성하여, 금속배선 콘택플러그 및 상부금속배선을 형성하는 단계를 포함한다.
상부금속배선, 하부금속배선

Description

반도체 소자의 금속배선 형성방법{Method of forming a metal line in semiconductor device}
도 1 내지 도 6은 본 발명에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
12: 하부금속배선 20: 상부금속배선
18: 그루층 16: 층간 절연막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 금속배선 형성방법에 관한 것이다.
반도체 소자의 금속배선 형성방법에 있어서, 상기 트랜지스터 및 하부 금속배선이 반도체 기판 상에 층간 절연막을 형성하고, 이를 패터닝하여 비아홀을 형성 한다. 상기 비아홀의 벽면 및 저면에 그루층을 형성하고, 상기 그루층이 형성된 결과물 상에 금속물질을 형성하고, 상기 비아홀 내부에만 매립되도록 상기 금속물질에 평탄화 공정을 수행하여, 하부 금속배선과 접촉하는 금속배선 플러그를 형성한다. 이어서, 상기 금속배선 플러그 상에 상부금속배선을 형성하게 된다.
이와 같은 방법을 통한 금속배선 형성 공정에서 상기 금속배선 형성방법의 금속배선 플러그 형성 공정시 비아홀의 저면부에 형성된 그루층의 스텝커버리지에 따라 층간 절연막 및 하부 금속배선의 손실을 가져와서 콘택 플러그의 저항 증가를 발생시키는 문제점이 있다.
또한, 금속물질의 손실 및 비아의 프로파일이 나쁠 경우 그루층의 두께는 증가되므로 비아홀의 입구에 오버행을 발생시켜, 비아홀의 매립에 취약해지고, 상기 그루층과 금속배선의 접합면 즉, 이종 물질간에 생성되는 금속물질에 의한 금속배선저항이 증가하게 되고, 전자이동특성이 열화되는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 콘택 플러그의 저항 증가를 방지하도록 하고, 금속 물질의 손실을 방지할 수 있고, 금속배선 저항의 증가를 방지하고, 전자이동특성 열화를 방지할 수 있도록 하는 반도체 소자의 금속배선 형성방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 하부금속배선 및 버퍼막이 적층 형성된 반도체 기판 상에 층간 절연막을 형성하고, 상기 층간 절연막을 패터닝하여 상기 버퍼막을 노출하는 비아홀을 형성하는 단계, 상기 비아홀이 형성된 결과물에 그루층의 형성 및 스퍼터링 공정을 반복적으로 수행하여, 상기 버퍼막을 제거하여 상기 하부금속배선을 노출시키고, 상기 그루층의 재형성하되, 상기 비아홀의 측벽에는 소정 폭의 그루층이 형성되도록 하고, 상기 비아홀의 저면에는 그루층이 제거되도록 하고, 상기 층간 절연막의 상부에는 상기 비아홀의 측벽에 형성된 그루층보다 얇은 그루층이 형성되도록 하는 단계 및 상기 하부금속배선이 노출된 비아홀이 형성된 결과물 상에 알루미늄층을 소정 두께 형성하여, 금속배선 콘택플러그 및 상부금속배선을 형성하는 단계를 포함한다.
상기 버퍼막은 반사방지막 또는 하드마스크로 형성된다.
상기 그루층은 티타늄(Ti)막을 PVD방식을 통해 형성된다.
상기 그루층은 Ti, Ta, TaN, TiN, W 및 Wn 중 어느 하나를 형성하고, 100~ 1000Å의 두께로 형성된다.
상기 비아홀의 측벽에 형성되는 그루층은 10~ 500Å의 두께로 형성되도록 한다.
상기 그루층은 상기 층간 절연막의 상부, 비아홀의 저면, 비아홀의 측면의 순서대로 두꺼워지도록 형성된다.
상기 스퍼터링 공정은 웨이퍼 바텀 부위의 RF(radio frequency) AC 바이어스를 인가하여 이온화된 Ar이온을 통해 수행된다.
상기 상부금속배선 형성공정 후, 상기 결과물 상에 RTP 공정이나 어닐 공정을 수행하는 단계를 더 포함한다.
상기 RTP 공정이나 어닐 공정은 400~ 600℃의 온도, N2 또는 H2 분위기에서 수행된다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1 내지 도 6은 본 발명에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 트랜지스터(미도시) 및 이를 절연시키는 절연막(미도시)이 형성된 반도체 기판(10) 상에 상기 트랜지스터들의 금속배선이 될 금속층 및 상기 금속배선에 대한 버퍼막인 하드마스크 또는 반사방지막(ARC: anti reflection coating layer)을 형성한다. 상기 금속층 및 하드 마스크층을 패터닝하여 금속배선(12) 및 패터닝된 버퍼막(14)을 형성한다.
이어서, 상기 하부 금속배선(12) 및 패터닝된 버퍼막(14)이 형성된 결과물 상에 층간 절연막(16)을 형성한다.
도 2를 참조하면, 상기 하부 금속배선을 노출시키기 위해 상기 층간 절연막(16) 상에 비아홀 정의용 포토레지스트 패턴(미도시)을 형성하고, 이를 식각 마스크로 식각공정을 수행하여, 비아홀(VH)을 형성한다.
이때, 상기 비아홀 형성을 위한 식각 공정시 패터닝된 버퍼막(14)이 노출될 때 식각공정을 정지시키는 데, 상기 식각공정은 버퍼막(14)와 층간 절연막(16)간에 식각선택비가 큰 식각조건을 적용하여 수행된다.
또한, 상기 비아홀 형성을 위한 식각공정 완료 후 상기 버퍼막(14)은 50~ 500Å 정도의 두께가 잔존되도록 하고, 상기 하부 금속배선이 드러나지 않도록 한다.
도 3을 참조하면, 상기 결과물의 벽면을 따라 그루층(glue layer: 18)을 형성한다.
상기 그루층(18)은 Ti, Ta, TaN, TiN, W 및 Wn 중 어느 하나를 형성하고, 100~ 1000Å 정도의 두께로 형성하고, 특히, 비아홀의 측벽에는 10~ 500Å 정도의 두께로 형성되도록 하고, 상기 그루층 증착 공정시 5~ 30mT 정도의 압력으로 수행한다.
이때, 상기 층간 절연막(16)의 상부, 비아홀(VH)의 측면 및 저면을 따라 소 정 두께의 그루층(18)이 형성되는 데, 상기 그루층(18)은 층간 절연막(16)의 상부, 비아홀의 저면, 비아홀의 측면과 같은 순서대로 두껍게 형성된다. 즉, 층간 절연막의 상부가 가장 두껍게, 비아홀의 측면을 가장 얇게 형성되도록 한다.
또한, 비아홀의 입구에는 오버행이 형성되지 않도록 그루층(18)을 증착한다.
상기 그루층(18)은 티타늄(Ti)막을 PVD방식을 통해 형성한다.
도 4를 참조하면, 상기 그루층 형성 공정 후, Ar 스퍼터링 공정을 수행하는 데, 상기 Ar 스퍼터링 공정은 웨이퍼 바텀 부위의 RF(radio frequency) AC 바이어스를 인가하여 이온화된 Ar이온을 통해 비아홀 저면 부위의 그루층(18)과 버퍼막(14)이 제거되도록 한다.
도 5를 참조하면, 상기 비아홀 저면 부위의 그루층(18)과 버퍼막(14)이 소정 두께 제거된 후, 상기 수행된 그루층의 증착 및 Ar 스퍼터링 공정을 한 번 더 수행하여 하부 금속배선(12)이 노출되도록 한다.
상기 실시예에서는 그루층의 증착 및 Ar 스퍼터링 공정을 두 번 수행한 것이 제시되었지만, 그루층의 증착 및 Ar 스퍼터링 공정을 더 많은 횟수 반복적으로 수행할 수도 있다.
이때, 이후 비아홀에 매립될 금속층 매립특성이 향상되도록 하기 위해, 비아홀(VH)의 측벽에 형성된 그루층(18)은 두껍게 형성되도록 하고, 이종 물질의 경계면을 제거하여 저항감소와 전자이동특성을 향상시키기 위해, 상기 비아홀의 저면에 형성된 그루층(18)은 완전히 제거되도록 하고, 후속 비아홀에 매립될 금속층 형성 공정시 금속배선 저항의 증가를 억제하기 위해, 상기 층간 절연막(16)의 상부에 형 성된 그루층(18)은 최소한 얇게 형성되도록 한다. 이때 상기 그루층의 두께는 30~ 200Å 정도가 되도록 한다.
도 6을 참조하면, 상기 결과물 전면에 금속배선 플러그 및 상부 금속배선인 알루미늄층(20)을 형성하고, 상기 알루미늄층 상부에 반사방지막용 티타늄/티타늄 질화막(22)을 형성한다.
상기 상부 금속배선 형성 공정은 30mT 이하의 압력에서 수행한다.
상기 하부 금속배선(12)과 상부 금속배선(20)은 동일물질로 접합면에는 그루층이 잔존하지 않아서, 저항감소와 전자이동특성을 향상시키게 된다.
이어서, 상기 상부금속배선(20)/반사방지막(22)이 형성된 결과물 상에 RTP 공정이나 어닐 공정을 수행하여 알루미늄층의 재결정화 및 결정의 조대화시킴으로서 하부의 금속배선(12)과 상부의 금속배선(20)을 완전히 연결되도록 한다.
상기 RTP 공정이나 어닐 공정은 400~ 600℃ 정도의 온도, N2 또는 H2 분위기에서 진행한다.
또한, 상기 상부금속배선(20) 형성 공정시 상기 층간 절연막(16)의 상부에 얇게 형성된 그루층(18)으로 인해, 소량의 티타늄알루미늄층(미도시)만이 형성되므로 금속배선의 저항증가를 억제할 수 있다.
본 발명에 의하면, 상기 그루층의 증착 및 스퍼터링공정으로 인해, 비아홀의 측벽에 두껍게 형성된 그루층, 비아홀의 저면에 완전히 제거된 그루층, 층간 절연막상부에 최소한 얇게 형성된 그루층이 형성됨으로써, 원하는 영역에만 그루층이 형성된 비아홀에 금속배선을 형성하게 되어, 금속배선의 손실을 방지할 수 있게 되어, 콘택 플러그의 저항 증가를 방지할 수 있다.
또한, 본 발명에 의하면, 상기 그루층의 증착 및 스퍼터링 공정으로 인해, 그루층의 형성으로 인해 발생되는 비아홀 입구의 오버행을 방지함으로써, 비아홀 내부에 금속물질 매립특성이 향상된다.
또한, 본 발명에 의하면, 층간 절연막상부에 최소한 얇게 형성된 그루층이 형성됨으로써, 상기 그루층과 금속배선의 접합면 즉, 이종 물질간에 금속물질의 형성을 최소화하여 금속배선저항을 감소시키고, 이로써, 전자이동특성이 향상된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 상기 그루층의 증착 및 스퍼터링공정으로 인해, 비아홀의 측벽에 두껍게 형성된 그루층, 비아홀의 저면에 완전히 제거된 그루층, 층간 절연막상부에 최소한 얇게 형성된 그루층이 형성됨으로써, 원하는 영역에만 그루층이 형성된 비아홀에 금속배선을 형성하게 되어, 금속배선의 손실을 방지할 수 있게 되어, 콘택 플러그의 저항 증가를 방지할 수 있는 효과가 있다.
또한, 본 발명에 의하면, 상기 그루층의 증착 및 스퍼터링 공정으로 인해, 그루층의 형성으로 인해 발생되는 비아홀 입구의 오버행을 방지함으로써, 비아홀 내부에 금속물질 매립특성이 향상되는 효과가 있다.
또한, 본 발명에 의하면, 층간 절연막상부에 최소한 얇게 형성된 그루층이 형성됨으로써, 상기 그루층과 금속배선의 접합면 즉, 이종 물질간에 금속물질의 형성을 최소화하여 금속배선저항을 감소시키고, 이로써, 전자이동특성이 향상되는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.

Claims (10)

  1. 알루미늄층으로 된 하부금속배선 및 버퍼막이 적층 형성된 반도체 기판상에 층간 절연막을 형성하고, 상기 층간 절연막을 패터닝하여 상기 버퍼막을 노출하는 비아홀을 형성하는 단계;
    상기 비아홀이 형성된 결과물에 그루층의 형성 공정 및 스퍼터링 공정을 반복적으로 수행하여, 상기 비아홀의 측벽에는 소정 폭의 그루층이 형성되도록 하고, 상기 비아홀의 저면에는 상기 버퍼막이 제거되어 상기 하부금속배선이 노출되도록 하고, 상기 층간 절연막의 상부에는 상기 비아홀의 측벽에 형성된 그루층보다 얇은 그루층이 형성되도록 하는 단계; 및
    상기 하부금속배선이 노출된 비아홀이 형성된 결과물 상에 알루미늄층을 소정 두께 형성하여, 금속배선 콘택플러그 및 상부금속배선을 형성하는 단계;
    열처리 공정을 수행하여 상기 하부금속배선 및 상기 상부금속배선을 구성하는 알루미늄층을 재결정화 및 조대화시키는 단계 포함하는 반도체 소자의 금속배선 형성방법.
  2. 제1 항에 있어서, 상기 버퍼막은
    반사방지막 또는 하드마스크로 형성되는 반도체 소자의 금속배선 형성방법.
  3. 제1 항에 있어서, 상기 그루층은
    티타늄(Ti)막을 PVD방식을 통해 형성되는 반도체 소자의 금속배선 형성방법.
  4. 제1 항에 있어서, 상기 그루층은
    Ti, Ta, TaN, TiN, W 및 Wn 중 어느 하나를 형성하고, 10~ 1000Å의 두께로 형성되는 반도체 소자의 금속배선 형성방법.
  5. 제1 항에 있어서, 상기 비아홀의 측벽에 형성되는 그루층은
    10~ 500Å의 두께로 형성되도록 하는 반도체 소자의 금속배선 형성방법.
  6. 제1 항에 있어서, 상기 그루층 형성 공정시 상기 그루층은
    상기 층간 절연막의 상부, 비아홀의 저면, 비아홀의 측면의 순서대로 두꺼워지도록 형성되는 반도체소자의 금속배선 형성방법.
  7. 제1 항에 있어서, 상기 스퍼터링 공정은
    웨이퍼 바텀 부위의 RF(radio frequency) AC 바이어스를 인가하여 이온화된 Ar이온을 통해 수행되는 반도체 소자의 금속배선 형성방법.
  8. 제1 항에 있어서, 상기 열처리 공정은
    RTP 공정이나 어닐 공정을 이용하는 반도체 소자의 금속배선 형성방법.
  9. 제8 항에 있어서, 상기 RTP 공정이나 어닐 공정은
    400~ 600℃의 온도, N2 또는 H2 분위기에서 수행되는 반도체 소자의 금속배선 형성방법.
  10. 제1 항에 있어서, 상기 층간절연막 상부에 형성되는 그루층은
    30~ 200Å 두께로 형성되는 반도체 소자의 금속배선 형성방법.
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