KR100652316B1 - 반도체 소자의 층간 절연막 제조 방법 - Google Patents

반도체 소자의 층간 절연막 제조 방법 Download PDF

Info

Publication number
KR100652316B1
KR100652316B1 KR1020010079473A KR20010079473A KR100652316B1 KR 100652316 B1 KR100652316 B1 KR 100652316B1 KR 1020010079473 A KR1020010079473 A KR 1020010079473A KR 20010079473 A KR20010079473 A KR 20010079473A KR 100652316 B1 KR100652316 B1 KR 100652316B1
Authority
KR
South Korea
Prior art keywords
insulating film
interlayer insulating
film
spin
metal wiring
Prior art date
Application number
KR1020010079473A
Other languages
English (en)
Other versions
KR20030049299A (ko
Inventor
조경수
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020010079473A priority Critical patent/KR100652316B1/ko
Publication of KR20030049299A publication Critical patent/KR20030049299A/ko
Application granted granted Critical
Publication of KR100652316B1 publication Critical patent/KR100652316B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835Combinations of two or more different dielectric layers having a low dielectric constant
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 층간 절연막 제조 방법에 관한 것으로, 특히 본 발명의 제조 방법은 반도체 기판에 절연막을 형성하고, 그 위에 금속 배선을 형성하고, 금속 배선이 있는 절연막 상부에 제 1층간 절연막을 형성하고, 제 1층간 절연막을 소정 두께로 전면 식각하여 금속 배선 사이의 공간을 넓히고, 제 1층간 절연막 상부에 금속 배선 사이를 덮도록 스핀 온 글래스막을 형성한 후에, 스핀 온 글래스막 상부에 제 2층간 절연막을 형성한다. 따라서, 본 발명은 금속 배선의 상측면을 덮는 층간 절연막을 전면 식각한 후에 스핀 온 글래스막을 도포함으로써 금속 배선 사이를 채우는 스핀 온 글래스막의 매립 특성을 향상시키고, 후속 열처리 공정시 크랙 및 아웃개싱으로 인한 열화를 방지한다.

Description

반도체 소자의 층간 절연막 제조 방법{METHOD FOR MANUFACTURING INTER METAL DIELECTRIC LAYER OF SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 의한 반도체 소자의 스핀 온 글래스막을 갖는 층간 절연막 제조 방법을 설명하기 위한 수직 단면도,
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 스핀 온 글래스막을 갖는 층간 절연막 제조 방법을 설명하기 위한 공정 순서도.
본 발명은 반도체 제조 방법에 관한 것으로서, 특히 금속 배선 사이를 채우는 스핀 온 글래스막(Spin On Glass)의 매립 특성을 향상시킨 반도체 소자의 층간 절연막 제조 방법에 관한 것이다.
일반적으로 반도체 소자가 고집적화됨에 따라 소자의 크기는 작아지고, 금속배선의 피치(pitch)는 감소하게 되었다. 이러한 금속배선 피치의 감소에 따라 배선저항이 증가하고 인접 배선사이에 형성되는 정전용량이 증가하게 되어, 원하는 소자 동작 속도를 얻을 수 없는 문제가 발생하게 되었다.
이를 해결할 수 있는 방법으로서 2층 이상의 다층 배선의 적용이 필요하게 되었는데, 이러한 다층 배선 공정에서 1차 금속배선 패턴 위에 2차 금속배선의 패턴형성을 가능하게 하기 위한 층간절연막의 평탄화 공정이 중요한 공정으로 부각하게 되었다.
이러한 다층 배선의 층간절연막 평탄화를 달성하기 위해서는 산화물질의 평탄화 특성이 우수한 스핀 온 글래스막을 많이 사용하고 있다.
도 1은 종래 기술에 의한 반도체 소자의 스핀 온 글래스막을 갖는 층간 절연막 제조 방법을 설명하기 위한 수직 단면도이다.
도 1을 참조하면, 종래 제조 공정은 절연막(12)이 형성된 반도체 기판(10)에 알루미늄과 같은 금속 물질로 이루어진 금속 배선(14)을 형성한다. 그리고 금속 배선(14)이 있는 절연막(12) 전면에 버퍼막(16) 및 제 1층간 절연막(17)을 형성한다. 이어서, 제 1층간 절연막(17)이 형성된 결과물 전면에 스핀 온 글래스막(18)을 도포한다. 그리고나서 스핀 온 글래스막(18) 상부 전면에 제 2층간 절연막(20)을 형성하고 그 표면을 평탄화한다. 이후 도면에 도시되어 있지는 않지만, 평탄화된 제 2층간 절연막(20)에 상부 금속 배선을 형성한다.
그런데, 상술한 층간 절연막의 제조 방법에 의하면, 금속 배선(14)의 디자인 룰, 즉 배선의 폭(width)과 공간(space)의 축소에 대응하기가 어렵다. 즉, 제 1 및 제 2층간 절연막(17, 20) 사이에서 평탄화를 이루는 스핀 온 글래스막(18)은 금속 배선(14) 상부면보다 배선 사이의 공간에서 많이 남게 된다.
이와 같이 금속 배선(14) 사이의 공간에 많이 도포된 스핀 온 글래스막(18)은 후속 열공정을 거칠 경우 제 1층간 절연막(17)쪽으로 크랙이 발생하게 된다. 이러한 크랙은 스핀 온 글래스막(18)으로부터의 수분 또는 화학 성분 등이 스며나오는 아웃개싱(out-gassing)을 야기시켜 금속 배선(14)과 제 1층간 절연막(17)의 접착력을 감소시키고 비아 저항 증가의 원인으로 작용하여 소자의 정상적인 동작을 방해한다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 금속 배선의 상측면을 덮는 층간 절연막을 전면 식각한 후에 스핀 온 글래스막을 도포함으로써 금속 배선 사이를 채우는 스핀 온 글래스막의 매립 특성을 향상시키고, 후속 열처리 공정시 크랙 및 아웃개싱으로 인한 열화를 방지하는 반도체 소자의 층간 절연막 제조 방법을 제공하는데 있다.
이러한 목적을 달성하기 위하여 본 발명은 스핀 온 글래스를 갖는 층간 절연막의 제조 방법에 있어서, 반도체 기판에 절연막을 형성하고, 그 위에 금속 배선을 형성하는 단계와, 금속 배선이 있는 절연막 상부에 제 1층간 절연막을 형성하는 단계와, 제 1층간 절연막을 소정 두께로 전면 식각하여 금속 배선 사이의 공간을 넓히는 단계와, 제 1층간 절연막 상부에 금속 배선 사이를 덮도록 스핀 온 글래스막을 형성하는 단계와, 스핀 온 글래스막 상부에 제 2층간 절연막을 형성하는 단계를 구비한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 스핀 온 글래스막을 갖는 층간 절연막 제조 방법을 설명하기 위한 공정 순서도로서, 이를 참조하면 본 발명의 실시예는 다음과 같다.
도 2a에 도시된 바와 같이, 반도체 기판(100)에 절연막(102)을 형성하고, 그 위에 알루미늄과 같은 금속 물질로 이루어진 금속 배선(104)을 형성한다.
도 2b에 도시된 바와 같이, 금속 배선(104)이 있는 절연막(102) 상부에 버퍼막(106)을 형성한다. 이때, 버퍼막(106)의 두께는 1000Å∼3000Å으로 한다.
도 2c에 도시된 바와 같이, 버퍼막(106) 상부에 제 1층간 절연막(108)을 1000Å∼6000Å 두께로 형성한다. 제 1층간 절연막(108)은 적어도 한 층이상의 절연막으로 형성되는데, 본 실시예에서는 단층의 실리콘 산화막으로 형성한다. 이때, 금속 배선 사이의 공간은 버퍼막(106)과 제 1층간 절연막(108)의 스텝 커버리지(step coverage) 영향을 받아 그 면적이 좁아진다.
그 다음 도 2d에 도시된 바와 같이, 제 1층간 절연막(108)을 소정 두께로 전면 식각(etch back)하여 금속 배선 사이의 공간(120)을 넓힌다. 게다가, 제 1층간 절연막(108)의 식각은 플라즈마 방법을 이용하는데, 식각 가스로서 아르곤 가스를 사용한다. 이러한 식각 공정에 의해 제 1층간 절연막(108)은 평면보다도 모서리 부분이 빨리 식각되어 모서리 부분이 완만하게 식각된다. 이때, 식각되는 제 1층간 절연막(108)의 두께는 해당 막의 증착 두께의 50% 이내로 한다. 그 이유는 제 1층간 절연막(108)을 과도하게 전면 식각하면 이후 스핀 온 글래스막을 도포해야할 두께가 늘어나 막의 유전 상수가 저하되기때문이다.
그리고나서 제 1층간 절연막(108)의 전면 식각 공정이후에 세정 공정을 추가 실시하여 식각 부산물을 제거한다.
그 다음 도 2e에 도시된 바와 같이, 제 1층간 절연막(108) 상부에 금속 배선(104) 사이를 덮도록 스핀 온 글래스막(110)을 1000Å∼5000Å의 두께로 도포하고, 열처리를 한다. 이때, 열처리 조건은 250℃∼450℃에서 10분∼60분간 실시한다. 이때, 금속 배선(104) 사이의 공간(120)은 제 1층간 절연막(108)의 전면 식각에 의해 종래보다 넓어졌기 때문에 스핀 온 글래스막(110)의 도포시 금속 배선(104) 사이를 잘 채울 수 있어 그 두께를 얇게 조정할 수 있다.
그리고 도 2f에 도시된 바와 같이, 스핀 온 글래스막(110) 상부에 제 2층간 절연막(112)을 형성하고 그 표면을 평탄화한다. 이후 도면에 도시되어 있지는 않지만, 평탄화된 제 2층간 절연막(112)에 상부 금속 배선을 형성한다.
이상 설명한 바와 같이, 본 발명은 금속 배선 사이의 공간에 매립되는 스핀 온 글래스막의 두께를 줄일 수 있어 후속 열처리 공정시 제 1층간 절연막의 크랙 발생을 방지하고 이로 인해 야기되는 아웃개싱의 문제점을 해결한다.
그러므로, 본 발명은 금속 배선과 층간 절연막의 접착력을 높이고 안정된 비아 저항을 유지시킬 수 있어 반도체 소자의 신뢰성을 향상시킨다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.

Claims (4)

  1. 스핀 온 글래스를 갖는 층간 절연막의 제조 방법에 있어서,
    반도체 기판에 절연막을 형성하고, 그 위에 금속 배선을 형성하는 단계;
    상기 금속 배선이 있는 절연막 상부에 제 1층간 절연막을 형성하는 단계;
    상기 제 1층간 절연막을 소정 두께로 전면 식각하여 상기 금속 배선 사이의 공간을 넓히는 단계;
    상기 제 1층간 절연막 상부에 상기 금속 배선 사이를 덮도록 스핀 온 글래스막을 형성하는 단계; 및
    상기 스핀 온 글래스막 상부에 제 2층간 절연막을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 층간 절연막 제조 방법.
  2. 제 1항에 있어서, 상기 제 1층간 절연막은 적어도 한 층이상의 절연막으로 형성된 것을 특징으로 하는 반도체 소자의 층간 절연막 제조 방법.
  3. 제 1항 또는 제 2항에 있어서, 상기 제 1층간 절연막이 두 층이상의 절연막으로 이루어졌을 경우 식각되는 막의 두께는 해당 막의 증착 두께의 50% 이내인 것을 특징으로 하는 반도체 소자의 층간 절연막 제조 방법.
  4. 제 1항에 있어서, 상기 제 1층간 절연막의 전면 식각 공정이후에 세정 공정을 추가 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 층간 절연막 제조 방법.
KR1020010079473A 2001-12-14 2001-12-14 반도체 소자의 층간 절연막 제조 방법 KR100652316B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010079473A KR100652316B1 (ko) 2001-12-14 2001-12-14 반도체 소자의 층간 절연막 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010079473A KR100652316B1 (ko) 2001-12-14 2001-12-14 반도체 소자의 층간 절연막 제조 방법

Publications (2)

Publication Number Publication Date
KR20030049299A KR20030049299A (ko) 2003-06-25
KR100652316B1 true KR100652316B1 (ko) 2006-11-29

Family

ID=29575118

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010079473A KR100652316B1 (ko) 2001-12-14 2001-12-14 반도체 소자의 층간 절연막 제조 방법

Country Status (1)

Country Link
KR (1) KR100652316B1 (ko)

Also Published As

Publication number Publication date
KR20030049299A (ko) 2003-06-25

Similar Documents

Publication Publication Date Title
JP4347637B2 (ja) トレンチ側壁のバッファー層を使用して半導体装置用金属配線を形成する方法及びそれにより製造された装置
KR100780680B1 (ko) 반도체 소자의 금속배선 형성방법
KR19990061043A (ko) 반도체 소자의 금속배선 형성방법
JP4717972B2 (ja) 集積回路の製造方法
KR100652316B1 (ko) 반도체 소자의 층간 절연막 제조 방법
TWI578440B (zh) 導體插塞及其製造方法
KR100833424B1 (ko) 반도체 메모리 소자의 금속배선 제조방법
KR100443148B1 (ko) 반도체소자의 제조방법
KR100688758B1 (ko) 반도체 소자의 금속 배선용 갭필 형성 방법
US7037825B2 (en) Damascene method capable of avoiding copper extrusion
KR100602132B1 (ko) 듀얼 다마신 패턴 형성 방법
KR100769205B1 (ko) 반도체 소자의 제조방법
US7572720B2 (en) Semiconductor device and method for fabricating the same
JP4967207B2 (ja) 半導体装置の製造方法
KR100458078B1 (ko) 반도체장치의금속배선형성방법
KR100300869B1 (ko) 반도체 소자의 층간절연막 형성방법
KR20070048820A (ko) 반도체 장치의 배선 구조물 및 그 제조 방법
KR100459063B1 (ko) 반도체 소자의 금속 배선의 층간 절연막 제조 방법
KR100440264B1 (ko) 반도체 소자의 제조 방법
KR100582372B1 (ko) 대머신 타입 금속배선 형성방법
KR100762844B1 (ko) 반도체장치의 제조 방법
KR100735628B1 (ko) 반도체소자의 금속배선 형성방법
KR100641488B1 (ko) 반도체 소자의 콘택 제조 방법
JP2000031278A (ja) 半導体装置の製造方法
KR20000044863A (ko) 반도체 소자의 층간 절연막 평탄화 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111020

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20121026

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee