KR100735628B1 - 반도체소자의 금속배선 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 금속배선 형성방법에 관한 것으로, 제1금속배선을 형성하고 전체표면 상부에 제1TEOS막을 형성하고 전체표면상부를 평탄화시키는 유기 SOG 계 박막을 형성한 다음, 상기 유기 SOG 계 박막 상부에 제2TEOS막을 형성하고 상기 제2TEOS막 및 유기 SOG 계 박막을 식각하여 상기 제1금속배선을 노출시키는 비아콘택홀을 형성한 다음, 상기 비아콘택홀 측벽에 제3TEOS막으로 스페이서를 형성함으로써 상기 유기 SOG 계 박막으로 인한 보우잉 현상을 방지하여 반도체소자의 특성 및 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 금속배선 형성방법{A method for forming of a semiconductor device}

도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도 및 사진.

도 2a 내지 도 2d 는 본 발명의 실시예에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도.

< 도면의 주요부분에 대한 부호의 설명 >

11,31 : 제1금속배선 12 : 반사방지막

13,35 : 제1TEOS막 15,37 : 유기 SOG 계 박막

17,39 : 제2TEOS막 18,41 : 비아콘택홀

19,43 : 제3TEOS막 21 : 텅스텐 콘택플러그

33 : 제1반사방지막 45 : 제2반사방지막

본 발명은 반도체소자의 금속배선 형성방법에 관한 것으로, 특히 0.25 ㎛ 이하의 반도체소자 제조 공정중 비아콘택홀 형성공정시 보우잉 ( bowing ) 현상이 발 생하여 단차피복비가 감소되고 그에 따른 소자의 특성이 열화되는 문제점을 해결하기 기술에 관한 것이다.

기존의 유기 SOG ( spin on glass ) 계열의 박막을 금속배선의 층간절연막으로 사용하여 비아 콘택 형성공정을 진행하는 경우, 상기 박막과 TEOS 등의 산화막과는 식각선택비 차이에 의하여 비아 콘택홀 측면에 상기 박막이 드러나는 부분에서 보우일 현상이 발생한다.

그리고, 상기 박막의 흡습성에 의하여 박막에 함유되어 있던 수분이 비아 콘택홀이 형성된 후 후처리 공정에서 유발되는 고온 등의 영향으로 아웃개싱 형태로 배출되는 현상이 발생하게 된다. 이에 의해 후속 텅스텐 증착 공정 등에 영향을 주어 비아 콘택홀 내의 텅스텐이 채워지지 않는 등의 비아 페일을 유발시키는 경우가 빈번히 발생하고 있다.

도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도 및 사진이다.

도 1a를 참조하면, 반도체기판(도시안됨) 상에 제1금속배선(11)을 형성한다. 이때, 상기 제1금속배선(11)은 그 상부에 반사방지막(12)인 TiN 박막이 형성된 것이다.

그리고, 상기 제1금속배선(11)을 포함한 전체표면상부에 제1TEOS 막(13)을 형성한다. 이때, 상기 제1TEOS 막(13)은 플라즈마 증착 방법으로 형성한다.

그 다음, 전체표면상부를 평탄화시키는 유기 SOG 계 박막(15)을 형성한다.

그리고, 상기 유기 SOG 계 박막(15) 상부에 제2TEOS 막(17)을 형성한다. 이 때, 상기 제2 TEOS 막(17)은 플라즈마 증착 방법으로 형성한 것이다.

그 다음, 비아콘택마스크(도시안됨)를 이용한 콘택식각공정으로 상기 제1금속배선(11)을 노출시키는 비아콘택홀(18)을 형성한다.

이때, 상기 비아콘택홀(18)의 측벽에 상기 유기 SOG 계 박막(15)이 노출된다.

그 다음, 전체표면상부에 장벽금속층(19)을 형성한다.

그 다음, 상기 비아콘택홀(18)을 매립하는 텅스텐 플러그(21)를 형성한다.

상기 도 1b 는 상기 도 1a 의 경우에서 오정렬이 심한 경우를 도시한 것이다.

상기 도 1c 는 상기 비아콘택홀(18)의 평면 및 단면을 도시한 사진이다.

이상에서 설명한 바와같이 종래기술에 따른 반도체소자의 금속배선 형성방법은, 비아콘택홀 형성공정시 유기 SOG 계 박막으로 인한 보우잉 현상 때문에 상기 콘택홀을 매립하기 어렵게 되고 그로 인하여 반도체소자의 특성 및 신뢰성을 저하시키는 문제점이 있다.

본 발명은 상기한 바와같이 종래기술에 따른 문제점을 해결하기 위하여, 비아콘택홀 측벽에 산화막 스페이서를 형성하여 유기 SOG 계 박막의 보우잉 현상을 방지하고 그에 따른 소자의 특성 및 신뢰성을 향상시키는 반도체소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 금속배선 형성방법은,

제1금속배선을 형성하고 전체표면 상부에 제1TEOS막을 형성하는 공정과,

전체표면상부를 평탄화시키는 유기 SOG 계 박막을 형성하는 공정과,

상기 유기 SOG 계 박막 상부에 제2TEOS막을 형성하는 공정과,

상기 제2TEOS막 및 유기 SOG 계 박막을 식각하여 상기 제1금속배선을 노출시키는 비아콘택홀을 형성하는 공정과,

상기 비아콘택홀 측벽에 제3TEOS막으로 스페이서를 형성하는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 2a 내지 도 2d 는 본 발명의 실시예에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도이다.

도 2a를 참조하면, 반도체기판(도시안됨) 상부에 제1금속배선(31)을 형성한다. 이때, 상기 제1금속배선(31)은 그 상부에 반사방지막(33)인 TiN 박막이 형성된 것이다.

그리고, 상기 제1금속배선(31)을 포함한 전체표면상부에 제1TEOS 막(35)을 형성한다. 이때, 상기 제1TEOS 막(35)은 플라즈마 증착 방법으로 형성한다.

그 다음, 전체표면상부를 평탄화시키는 유기 SOG 계 박막(37)을 형성한다.

그리고, 상기 유기 SOG 계 박막(37) 상부에 제2TEOS 막(39)을 형성한다. 이때, 상기 제2 TEOS 막(39)은 플라즈마 증착 방법으로 형성한 것이다.

그 다음, 비아콘택마스크(도시안됨)를 이용한 콘택식각공정으로 상기 제1금속배선(31)을 노출시키는 비아콘택홀(41)을 형성한다.

이때, 상기 비아콘택홀(41)의 측벽에 상기 유기 SOG 계 박막(37)이 노출된다.

도 2b를 참조하면, 상기 비아콘택홀(41) 측벽에 제3TEOS 막(43)을 형성한다. 이때, 상기 제3TEOS 막(43)은 플라즈마 증착방법으로 300 ∼ 500 Å 두께 만큼 형성한 것이다.

도 2c를 참조하면, 상기 제3TEOS 막(43)을 이방성식각하여 상기 비아콘택홀(41) 측벽에 절연막 스페이서를 형성한다.

도 2d를 참조하면, 전체표면상부에 장벽금속층(45)을 형성한다.

그 다음, 상기 비아콘택홀(41)을 매립하는 텅스텐 플러그(도시안됨)를 형성한다.

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 금속배선 형성방법은, 비아콘택홀 측벽으로 유기 SOG 계 박막이 노출되는 것을 방지하여 그로 인한 보우잉 현상을 방지함으로써 소자의 특성 및 신뢰성을 향상시킬 수 있는 효과를 제공한다.

Claims (2)

1. 제1금속배선을 형성하고 전체표면 상부에 제1TEOS막을 형성하는 공정과,

   전체표면상부를 평탄화시키는 유기 SOG 계 박막을 형성하는 공정과,

   상기 유기 SOG 계 박막 상부에 제2TEOS막을 형성하는 공정과,

   상기 제2TEOS막 및 유기 SOG 계 박막을 식각하여 상기 제1금속배선을 노출시키는 비아콘택홀을 형성하는 공정과,

   상기 비아콘택홀 측벽에 제3TEOS막으로 스페이서를 형성하는 공정을 포함하는 반도체소자의 금속배선 형성방법.
2. 제 1 항에 있어서,

   상기 제3TEOS 막은 300 ∼ 500 Å 두께로 형성하는 것을 특징으로하는 반도체소자의 금속배선 형성방법.

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