KR100197121B1 - 반도체 소자의 제조방법 - Google Patents

Abstract

본원에서는 금속 배선간의 전기적 연결을 위한 콘택홀의 형성을 포함하는 다층 금속 배선 구조의 반도체 소자 방법을 개시한다. 반도체 기판상에 식각율이 상이한 TEOS 산화막, SOG 막 및 TEOS를 기본으로 하는 BPSG막을 형성한 후, 제1층 금속 배선이 노출되도록 건식 식각하여 콘택홀을 형성한다. 형성된 콘택홀은 HF 퓨움(fume) 에치하고 탈이온수로 린스한 후, 스핀 드라이 시킨다. 결과의 콘택홀은 중합체 물질 및 AL₂O₃와 같은 전류물이 없고 스텝 커버리지가 우수하다.

Description

반도체 소자의 제조방법

제1(a)도 내지 제1(g)도는 본 발명의 일 실시예에 따라 콘택홀의 형성을 포함하는 반도체 소자의 제조방법을 공정 순서적으로 설명하기 위한 도면.

* 도면의 주요부분에 대한 부호의 설명

10 : 반도체 기판 12 : 기판 절연막

13 : 제1금속배선층 14 : TEOS 산화막

18 : SOG막 20 : TEOS를 기본으로 하는 BPSG막

22 : 감광막 패턴 2A, 24A : 콘택홀

26 : 제2금속배선층

본 발병은 일반적으로 반도체 소자의 제조방법에 관한 것으로서, 더욱 상세하게는 다층 금속 배선 구조의 반도체 소자 사이에서 상층 금속 배선과 하층 금속 배선을 서로 전기적으로 연결시키기 위한 콘택홀의 형성 방법에 관한 것이다.

일반적으로 MOSFET와 같은 다층 금속 배선 구조의 반도체 소자를 제조하기 위하여는 상층 금속 배선과 하층 금속 배선은 전기적으로 연결되어야 한다. 이것을 위하여 하층 금속 배선은 전기적으로 연결되어야 한다. 이것을 위하여, 하층 금속 배선상에 중간 절연막이 형성된 후, 그 층간 절연막이 소정 부분을 식각하여 콘택홀을 형성하게 된다.

금속 배선간의 전기적 연결을 위한 콘택홀을 형성하기 위한 식각은 건식 식각법이 주로 사용되고 있다. 건식 식각후에 형성된 콘택홀의 내벽 및 바닥부에는 중합체 또는 AL₂O₃와 같은 잔류물이 잔류하게 되며, 이러한 잔류물들은 콘택 저항의 불안정화를 가져와서 소자의 신뢰도 저하를 초래한다. 따라서 이와 같은 잔류물들을 제거하기 위하여 O₂플라즈마 및 용매에 의한 세정을 실시하고는 있었지만, AL₂O₃의 완전한 세정이 불가능하여 콘택저항 불안정성이 여전히 존재하는 문제점이 있었다.

그 외에도, 층간 절연막의 평탄화를 위하여는 SOG막의 형성이 필수적이지만 콘택홀 형성을 위하여 SOG막이 건식 식각되는 경우에는 형성되는 콘택홀 측벽은 프로필(profile)이 높아서 거의 수직한 구조를 취하게 된다. 이것은 제2층의 금속 배선의 형성시에 보이드(void)를 발생시키고 금속의 스텝 커버리지(step-coverage)를 빈약하게 하여 소자의 신뢰도를 저하시킨다.

따라서, 상기의 문제점을 해결하기 위하여 안출된 본 발명의 목적은 콘택홀의 형성을 위한 층간 절연막의 건식 식각후에 식각 부위, 즉 콘택홀의 내벽 및 바닥부에 잔류물들을 완전히 제거하므로서, 금속 배선간의 콘택저항을 안정화시킬 수 있는 반도체 소자의 제조방법을 제공하는데 있다.

또한 본 발명의 다른 목적은 형성되는 콘택홀의 측벽 프로필을 개선하여 차우에 형성되는 금속 배선에서의 보이드의 형성을 베재함과 동시에 스텝 커버리지를 개선할 수 있는 반도체 소자의 제조방법을 제공하는 데에 있다.

상기의 목적을 달성하기 이하여 본 발명은 (a) 반도체 기판상에 형성된 제1금속 배선상에 제1절연막을 형성하는 단계; (b) 상기 제1절연막 상에 평탄화를 위한 SOG를 도포하는 단계; (c) 상기의 SOG막상에 제2절연막을 형성하는 단계; (d) 상기의 제2절연막상에 감광막 패턴을 형성하고 이의 형태로 식각을 실시하여 콘택홀을 형성하는 단계; (e) 형성된 콘택홀을 HF 퓨움 식각하고 탈이온수로 린스한 후, 스핀 드라이하는 단계; (f) 얻어지는 전체 구조체의 상부에 제2층 금속 배선을형성하는 단계를 포함하는 것을 특징으로 한다.

상기 방법에 있어서 상기의 단계 (a)에서 제1절연막은 1,000 내지 3,000Å두께의 TEOS를 기본으로 하는 산화막이고, 단계 (c)에서 형성되는 제2절연막은 1,000 내지 3,000Å 두께의 TEOS를 기본으로 하는 BPSG 막인 것이 바람직한다.

또한,건식 식각시에 HF 퓨움 에치시의 TEOS 산화막의 에치 타겟은 10 내지 50Å이고 TEOS를 기본으로 하는 BPSG의 에치 타겟은 200내지 500Å인 것이 바람직하다.

본 발명에 의하면, 콘택홀의 형성을 위한 층간 절연막의 건식 식각후에 형성되는 콘택홀의 측벽부 및 바닥부를 본 발명에 따라 HF 퓨움 에치시키므로써 잔류하는 중합체 및 AL₂O₃를 완전히 제거할 수 있다. 이것에 의해 콘택홀의 저항 안정화가 도모된다. 또한, 층간 절연막으로서의 식각 비율이 상이한 TEOS 산화막, SOG 및 TEOS를 기본으로 하는 BPSG를 사용하므로서 HF 퓨움 식각후 콘택홀의 상부에 형성되는 금속 배선에의 보이드의 형성이 베재되고 스텝 커버리지가 개선된다.

이하, 본 발명의 실시예를 첨부 도면에 의거하여 더욱 더 설명하기로 한다.

제1(a 내지 g)도 는 본 발명의 일 실시예에 따라 콘택홀의 형성을 포함하는 반도체 소자의 제조방법을 공정 순서적으로 설명하기 위한 도면이다.

MOSFET를 제조하기 위하여 우선 제1(a)도에 도시한 바와 같이 하부 전극이 형성된 반도체 기판(10)상에 기판 절연막(12)을 형성한 후, 통상의 방식에 따라 하부 전극과 금속 배선을 전기적으로 연결하는 콘택홀(도시하지 않음)을 형성한다. 그런다음 기판 절연막(12)의 상부에 제1층 금속배선(11)을 형성하고, 그 상부에 중간 절연막으로서의 TEOS 산화막(16)을 바람직하게는 1000 내지 3000Å 두께로 형성한다.

이어서 제1(b)도에서 도시된 바와 같이, 층간절연막의 평탄화를 위하여 SOG막(18)을 도포한 후 질소 분위기하에서 경화시킨다.

그후, 제1(c)도에서 도시된 바와 같이 경화된 SOG막(18)의 상부에 TEOS를 기본으로 하는 BPSG막(20)을 바람직하게는 1000 내지 3000Å의 두께로 형성한다.

그리고나서, 제1(d)도에 도시한 바와 같이 BPSG막(20)의 상부에 감광막을 형성하고 노광 및 현상과정을 통하여 소정의 감광막 패턴(22)을 형성한다.

이어서, 제1(e)도에서 도시된 바와 같이 감광막 패턴(22)이 형성되지 않은 BPSG막(20)의 부분에 대하여 건식 식각을 실시하여 제1층 중금속배선(14)의 수직 단면으로 대응하는 부분이 노출되도록 하여 콘택홀(24)을 형성하고 감광막 패턴(22)을 제거한다. 그러나, 이때 형성되는 콘택홀(24)의 측벽부 및 바닥부에는 도면에서 x 로 표시한 바와 같이 중합체성 물질 및 AL₂O₃와 같은 잔류물이 존재한다. 이것을 제거하기 위하여 제1(f)에서 도시된 바와 같은 처리를 실시한다.

제1(f)도에 도시된 바와 같이 형성된 콘택홀을 HF 퓨움 에치시키는데, 이때의 HF에 의한 에치 타겟은 전술한 공정에서 층간 절연막으로 도포된 TEOS 산화막, SOG막 및 TEOS를 기본으로 하는 BPSG막의 상이 한 식각비를 이용하여 TEOS 산화막은 10 내지 50Å, TEOS를 기본으로 하는 BPSG막은 200 내지 500이다. 이와 같은 HF 퓨움 에치후, 웨이퍼를 탈이온수로 세정한 후 스핀 드라이 시킨다. 이것에 의해 형성되는 콘택홀(24A)은 도시된 바와 같이 단차가 형성된 구조(24A)를 취하게 된다. 이러한 구조의 콘택홀(24A)은 측벽 프로필 및 스텝 커버리지가 우수하기 때문에 차후의 제2층 금속 배선 형성시 보이드의 형성이 배제된다.

그리고나서, 제1도(g)에서 도시된 바와 같이, 형성된 콘택홀(24A)의 내부 및 주변부 전면에 제2금속 배선(26)을 형성한다.

이상에서와 같이, 본 실시에에 의하면, 층간 절연막으로서의 식각율이 상이한 물질들을 사용하고 콘택홀의 형성을 위한 건식식각후에 HF 퓨움에치를 실시함으로써 콘택홀의 스텝 커버리지를 우수하게 하여 차후의 금속 배선 형성시 보이드의 형성을 배제할 뿐만 아니라 중합체성 물질 및 AL₂O₃와 같은 콘택홀 내부 표면상의 잔류물을 완벽하게 제거할 수 있다.

따라서, 빈약한 스텝 커버리지 및 잔류물로 인한 신뢰도의 저하가 초래되지 않는다.

또한 본 발명은 상기의 실시예에 한정되는 것이 아니다. 예를 들어, 상기 실시예에서는 층간 절연막으로서 TEOS 산화막, SOG 막 및 TEOS를 기본으로 하는 BPSG막을 순차적으로 형성하는 경우를 설명하였지만 층간 절연막의 형성을 위해 식각율이 상이한 물질들을 순차적으로 도포하는 것은 모두 본 발명의 범위에 속한다.

기타, 본 발명은 그 요지를 이탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (2)

1. (a) 반도체 기판상에 형성된 제1금속 배선상에 제1절연막을 형성하는 단계; (b) 상기 제1절연막 상에 평탄화를 위한 SOG를 도포하는 단계; (c) 상기의 SOG막상에 제2절연막을 형성하는 단계; (d) 상기의 제2절연막상에 감광막 패턴을 형성하고 이의 형태로 식각을 실시하여 콘택홀을 형성하는 단계; (e) 형성된 콘택홀을 HF 퓨움 식각하고 탈이온수로 린스한 후, 스핀 드라이하는 단계; (f) 얻어지는 전체 구조체의 상부에 제2층 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
2. 제1항에 있어서, 상기의 단계(a)에서의 제1절연막은 1,000 내지 3,000Å두께의 TEOS를 기본으로 하는 산화막이고, 단게 (c)에서 형성되는 제2절연막은 1000 내지 3,000Å 두께의 TEOS를 기본으로 하는 BPSG막인 것을 특징으로 하는 반도체 소자의 제조방법.