KR20000015122A - 반도체 소자의 바이어 컨택 형성 방법 - Google Patents

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Abstract

본 발명의 반도체 소자의 바이어 컨택 형성 방법은, 반도체 기판의 소정 영역 상에 하부 금속 배선막을 형성하는 단계와, 하부 금속 배선막이 형성된 결과물 전면에 금속 층간 절연막을 형성하는 단계와, 금속 층간 절연막 상에 포토레지스트 패턴을 형성하는 단계와, 소정의 식각 가스를 사용하여 포토레지스트 패턴의 측벽에 폴리머를 형성시키면서 금속 층간 절연막을 식각하여 바이어 컨택 홀을 형성하는 단계와, 포토레지스트 패턴 및 폴리머를 제거하는 단계, 및 바이어 컨택 홀 내부 및 금속 층간 절연막의 노출면 상에 상부 금속 배선막을 형성하는 단계를 포함한다.

Description

반도체 소자의 바이어 컨택 형성 방법
본 발명은 반도체 소자의 컨택 형성 방법에 관한 것으로서, 특히 하부 금속막과 상부 금속막을 서로 연결시키는 바이어 컨택(via contact) 형성 방법에 관한 것이다.
반도체 소자의 집적도가 증가할수록 금속 배선을 형성하는 기술이 점점 중요해지고 있다. 고집적 반도체 소자의 특성중 그 동작 속도는 점점 빨라지고 있는 경향을 보이며, 이러한 고속 반도체 소자에 적합한 기술로서 다층 배선 기술이 널리 채택되고 있다. 다층 배선 기술에 있어서 하부 금속 배선과 상부 금속 배선을 서로 연결시키기 위한 바이어 컨택을 형성하는 기술은 반도체 소자의 전기적인 특성 및 신뢰성에 큰 영향을 미친다.
도 1 내지 도 4는 종래의 바이어 컨택을 형성하는 방법을 설명하기 위한 단면도들이다.
도 1은 바이어 컨택을 한정하기 위한 포토레지스트 패턴(5)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체 기판(1) 상에 층간 절연막(2)을 형성한다. 다음에, 층간 절연막(2)의 소정 영역 상에 하부 금속 배선막(3)을 형성한다. 이어서, 하부 금속 배선막(3)이 형성된 결과물 전면에 평탄화된 금속 층간 절연막(4)을 형성하고, 평탄화된 금속 층간 절연막(4)의 소정 영역을 노출시키는 포토레지스트 패턴(5)을 형성한다.
도 2는 바이어 컨택을 형성하기 위한 습식 공정을 수행하는 단계를 설명하기 위한 단면도이다. 즉, 자외선 베이크 공정을 사용하여 포토레지스트 패턴(5)을 경화시킨 후에, 습식법을 사용하여 금속 층간 절연막(4)의 일정 부분을 식각한다. 습식법을 사용한 식각 공정을 사용하는 이유는, 후속 공정인 상부 금속 배선막의 스텝 커버리지를 향상시키기 위해서이다. 이 때, 등방성 식각이 이루어지므로, 금속 층간 절연막(4)의 식각된 표면은 둥근 모양이 된다.
도 3은 바이어 컨택을 형성하기 위한 건식 공정을 수행하는 단계를 설명하기 위한 단면도이다. 습식법에 의해 금속 층간 절연막(4')의 일부분이 식각되면, 다시 자외선 베이크 공정을 사용하여 포토레지스트 패턴(5)을 경화시킨다. 그리고 포토레지스트 패턴(5)을 마스크로 건식 공정을 수행하여 하부 금속 배선막(3)의 일정 영역이 노출되는 바이어 컨택 홀(6)을 형성한다.
도 4는 상부 금속 배선막(7)을 형성하는 단계를 설명하기 위한 단면도이다. 즉, 포토레지스트 패턴(5)을 제거한 후에, 바이어 컨택 홀(6)이 형성된 결과물 전면에 상부 금속 배선막(7)을 형성한 후에 평탄화 공정을 수행한다. 그러면, 바이어 컨택이 완성된다.
그런데, 이와 같은 종래의 바이어 컨택 형성 방법은, 습식법을 이용한 등방성 식각을 진행한 후에 건식법을 사용한 이방성 식각을 진행하므로 그 공정이 번거로우며 스텝 커버리지(step coverage)가 열악하다는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 폴리머를 이용한 건식법 만을 사용하여 향상된 스텝 커버리지를 갖는 바이어 컨택 형성 방법을 제공하는 것이다.
도 1 내지 도 4는 종래의 바이어 컨택 형성 방법을 설명하기 위한 단면도들이다.
도 5 내지 도 7은 본 발명에 따른 바이어 컨택 형성 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100...반도체 기판 110...층간 절연막
120...하부 금속 배선막 130...금속 층간 절연막
140...포토레지스트 패턴 150...폴리머
160...바이어 컨택 홀 170...상부 금속 배선막
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 바이어 컨택 형성 방법에 따르면, 반도체 기판의 소정 영역 상에 하부 금속 배선막을 형성한다. 그리고, 상기 하부 금속 배선막이 형성된 결과물 전면에 금속 층간 절연막을 형성한다. 다음에, 상기 금속 층간 절연막 상에 포토레지스트 패턴을 형성한다. 이어서, 소정의 식각 가스를 사용하여 상기 포토레지스트 패턴의 측벽에 폴리머를 형성시키면서 상기 금속 층간 절연막을 식각하여 바이어 컨택 홀을 형성한다. 그리고 상기 포토레지스트 패턴 및 폴리머를 제거하고, 상기 바이어 컨택 홀 내부 및 금속 층간 절연막의 노출면 상에 상부 금속 배선막을 형성한다.
여기서, 상기 식각 가스로서 CHF3를 사용하며, 상기 금속 층간 절연막의 식각은 건식법을 사용하여 이루어지는 것이 바람직하다. 그리고, 상기 금속 층간 절연막으로는 산화막을 사용한다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 5 내지 도 은 본 발명에 따른 바이어 컨택 형성 방법을 설명하기 위한 단면도들이다.
도 5는 바이어 컨택을 한정하기 위한 포토레지스트 패턴(140)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체 기판(100) 상에 층간 절연막(110)을 형성한다. 다음에, 층간 절연막(110)의 소정 영역 상에 하부 금속 배선막(120)을 형성한다. 하부 금속 배선막(120)은 금속막 및 캡핑 금속막으로 이루어질 수도 있다. 이때, 캡핑 금속막은 반사 방지막 역할을 함은 물론 하부 금속 배선의 신뢰를 향상시키기 위한 목적으로 형성한다. 이어서, 하부 금속 배선막(120)이 형성된 결과물 전면에 평탄화된 금속 층간 절연막(130)을 형성하고, 평탄화된 금속 층간 절연막(130)의 소정 영역을 노출시키는 포토레지스트 패턴(140)을 형성한다.
도 6은 포토레지스트 패턴(140)의 측벽에 폴리머(150)를 형성하면서 바이어 컨택 홀(160)을 형성하는 단계를 설명하기 위한 도면이다. 즉, 건식법을 사용하여 포토레지스트 패턴(140)의 측벽에 폴리머(150)를 형성하면서, 포토레지스트 패턴(140) 및 폴리머(150)를 식각 마스크로 하여 금속 층간 절연막(130')을 식각한다. 한편, 폴리머(150)가 형성되도록 하기 위하여, 식각에 사용되는 반응 가스로서 CHF3를 사용한다. 하부 금속 배선막(120)의 일정 영역이 노출될 때까지 상기 식각 공정을 수행하면 바이어 컨택 홀(160)이 형성된다.
도 7은 상부 금속 배선막(170)을 형성하는 단계를 설명하기 위한 단면도이다. 즉, 포토레지스트 패턴(140) 및 폴리머(150)를 제거한 후에, 바이어 컨택 홀(160)이 형성된 결과물 전면에 상부 금속 배선막(170)을 형성한 후에 평탄화 공정을 수행한다. 그러면, 바이어 컨택이 완성된다
이상의 설명에서와 같이, 본 발명에 따른 반도체 소자의 바이어 컨택 형성 방법에 의하면, 종래의 경우에 비하여 식각 공정의 회수가 줄어들었으며 형성된 바이어 컨택 홀의 스텝 커버리지가 향상된다는 이점이 있다.

Claims (4)

  1. (가) 반도체 기판의 소정 영역 상에 하부 금속 배선막을 형성하는 단계;
    (나) 상기 하부 금속 배선막이 형성된 결과물 전면에 금속 층간 절연막을 형성하는 단계;
    (다) 상기 금속 층간 절연막 상에 포토레지스트 패턴을 형성하는 단계;
    (라) 소정의 식각 가스를 사용하여 상기 포토레지스트 패턴의 측벽에 폴리머를 형성시키면서 상기 금속 층간 절연막을 식각하여 바이어 컨택 홀을 형성하는 단계;
    (마) 상기 포토레지스트 패턴 및 폴리머를 제거하는 단계; 및
    (바) 상기 바이어 컨택 홀 내부 및 금속 층간 절연막의 노출면 상에 상부 금속 배선막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 바이어 컨택 형성 방법.
  2. 제1항에 있어서,
    상기 단계 (라)에서, 상기 식각 가스로서 CHF3를 사용하는 것을 특징으로 하는 반도체 소자의 바이어 컨택 형성 방법.
  3. 제1항에 있어서,
    상기 단계 (라)에서, 상기 금속 층간 절연막의 식각은 건식법을 사용하여 이루어지는 것을 특징으로 하는 반도체 소자의 바이어 컨택 형성 방법.
  4. 제1항에 있어서,
    상기 금속 층간 절연막으로는 산화막을 사용하는 것을 특징으로 하는 반도체 소자의 바이어 컨택 형성 방법.
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* Cited by examiner, † Cited by third party
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KR100486660B1 (ko) * 2002-09-05 2005-05-03 동부아남반도체 주식회사 반도체 소자의 연마 방법
KR101359796B1 (ko) * 2008-01-28 2014-02-10 영창케미칼 주식회사 반도체 소자의 패턴 형성 방법

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