KR0171977B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히 서브미크론급 소자를 제조시 금속 배선간의 절연막을 평탄화하기 위한 SOG 에치백 후에 SOG와 산화막의 계면에서 발생되는 접착 문제를 해결케 하는 반도체 소자의 제조방법에 관한 것으로, 본 발명은 실리콘 기판상에 필드 산화막, 게이트 산화막, 게이트 전극, 산화막 스페이서를 공지의 방법으로 형성한 다음에, 제1절연용 산화막, 제2절연용 산화막, 금속 배선, 제3절연용 산화막, SOG를 순차적으로 형성하고 지체없이 N2분위기에서 열처리하며, 상기 하부 금속 배선이 노출되도록 상기 SOG을 에치백한 다음, 제4절연용 산화막을 형성하는 반도체소자의 제조방법에 있어서, 상기 SOG 에치백 공정시에 인-시튜 Ar 플라즈마 처리 및 솔벤트 세정을 실시하여 SOG와 산화막간의 접착력을 향상시키는 것을 특징으로 한다. 따라서, 본 발명은 SOG와 산화막간의 접착력을 향상케 하여 반도체 소자의 제조 수율 및 신뢰성을 향상시킬 수 있다.

Description

반도체 소자의 제조 방법
제1도는 종래의 방법에 의하여 제조된 반도체소자의 요부단면도.
제2도는 본 발명의 방법에 따라 제조된 반도체소자의 요부단면도.
* 도면의 주요부분에 대한 부호의 설명
1,21 : 실리콘 기판 2,22 : 필드 산화막
3.23 : 게이트 산화막 4,24 : 게이트 전극
5,25 : 산화막 스페이서 6,26 : 제1절연용 산화막
7,27 : 제2절연용 산화막 8,28 ; 하부 금속 배선
9,29 : 제3절연용 산화막 10,30 : SOG
11,31 : 제4절연용 산화막
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히 서브미크론급 소자를 제조시 금속 배선간의 절연막을 평탄화하기 위한 SOG 에치백후에 SOG와 산화막의 계면과의 접착력을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
서브 미크론급 소자를 제조함에 있어서, 금속 배선간의 절연막의 평탄화가 매우 중요함은 주지의 사실이다. 블랭키드 W(blaket tungsten) 증착과 에치백 사용을 필요로 하는 비아 필링(via filling)의 경우, W 잔류물을 피하면서 과도 식각에 의한 플러그 축소(plug recession)을 줄이기 위하여 요구되는 높은 수준의 여러 가지 평탄화 방법중에서, 스핀 온 글래스(spin-on-glass, 이하 SOG) 공정이 현재 널리 사용되고 있다. 이러한 SOG 막은 갭 필링 능력(gap filling capability)과 평탄화 정도(planarization performance)때문에, 서브 미크론급 소자를 위한 층간 절연 방법에 사용되는 주요한 물질로 [SiOa(CH3)b(OC2H5)c(OH)d]n의 구조(여기서 a, b, c, d는 상수이며 n=5∼100)를 갖는 분자량 500∼10,000의 실록산(siloxane) SOG가 있다. 그렇지만, 상기 실록산 SOG는 많은 문제점을 가지고 있음이 보고되었다. 그 중 하나는 SOG와 산화막의 계면에서 발생되는 문제이다.
즉, 제1도를 참고하여 종래 방법을 설명하기로 한다.
실리콘 기판(1)상에 필드 산화막(2), 게이트 산화막(3), 게이트 전극(4), 산화막 스페이서(5), 제1절연용 산화막(6), 제2절연용 산화막(7), 하부 금속 배선(8), 제3절연용 산화막(9), SOG(10)을 순차적으로 형성한다. 그런다음, 하부 금속 배선(8) 표면이 노출되도록 상기 SOG(10)을 에치백한 다음, 제4절연용 산화막(11)을 형성한다.
이때, 소정의 식각 장치에서 CF4/CHF3가 포함된 혼합 가스에 의한 SOG 부분 에치백(partial etchback, 이하 PEB) 이후에 SOG(10)와 제4절연용 산화막(11) 사이의 계면에서 갈라짐(delamination) 현상과 같은 문제가 발생한다. 이러한 현상은 SOG(10)를 식각하는 동안, SOG(10) 표면에 탄화불소(fluorocarbon)계 폴리머가 형성되어 제4절연용 산화막(11)과 좋은 접착(adhesion) 특성을 갖지 못해서, 다시 말하면 낮은 표면 에너지를 가지면서 피복된 물질과 약한 반응을 하기 때문에, 계면 불량(interface failure)이 발생하게 된다. 이로 인하여 반도체 소자의 제조 수율이나 신뢰성에 나쁜 영향을 주게 된다. 현재 0.35㎛ 이하의 디자인 룰(design rule)을 갖는 다층 금속 배선을 채용한 고집적 로직(LOGIC) 소자에 있어서, 모든 박막의 분리(decohesion) 현상이 반도체 제조시 중요한 제조 수율 및 신뢰성 문제를 일으키므로, 계면 접착(interface adhesion) 개선에 의해 상기 문제점을 반드시 해결할 필요가 있었다.
상기 종래 문제점을 해결하기 위하여 안출된 본 발명은 Ar 플라즈마 처리 및 솔벤트 세정을 SOG 에치백 후에 실시하여 SOG와 산화막 간의 접착력을 향상시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 반도체 소자이 금속 배선 패턴에 SOG막을 도포하고, 에치백하여 평탄화를 이루는 반도체소자의 제조방법에 있어서, 상기 SOG 에치백 공정이후에 인-시튜 Ar 플라즈마 처리 및 솔벤트 세정을 실시하여 SOG와 산화막간의 접착력을 향상시키는 것을 특징으로 한다.
따라서, 본 발명에 의하면, Ar 플라즈마 처리 및 솔벤트 세정을 SOG 에치백 후에 실시하여 SOG와 산화막 간의 접착력을 향상케하여 반도체소자의 제조 수율 및 신뢰성을 향상시킬 수 있다.
이하, 본 발명의 일 실시예를 첨부도면에 의거하여 상세히 설명한다.
우선, 제2도에 도시된 바와 같이 실리콘 기판(21) 상에 필드 산화막(22), 게이트 산화막(23), 게이트 전극(24), 산화막 스페이서(25)를 공지의 방법으로 형성한 다음에, 약 3,000∼5,000Å의 BPSG막과 같은 제1절연용 산화막(26), 약 500∼1,000Å의 TEOS막과 같은 제2절연용 산화막(27), Ti/TiN 및 Al 합금막으로 된 하부 금속 배선(28), 약 1,000∼3,000Å의 TEOS막과 같은 제3절연용 산화막(29), 약 3,000∼6,000Å의 SOG(30)을 순차적으로 형성한다. 그리고나서, 지체없이 약 400∼450℃의 N2분위기에서 열처리하고, 상기 하부 금속 배선(28)이 노출되도록 상기 SOG(30)을 다음과 같은 조건으로 에치백한다. 그 다음으로 Ar 플라즈마 및 솔벤트 세정을 실시하고 TEOS-O3과 같은 제4절연용 산화막(31)을 약 10,000∼13,000Å 두께로 형성한다.
이때, 상기 SOG(30)의 에치백 조건은
100∼500 mT의 압력
300∼1000 W의 전력
30∼100 Gauss의 자장
20∼200S CCM의 CHF4
5∼50 SCCM의 CF4
50∼200 SCCM의 Ar
이며, 인-시튜(in-situ) Ar 플라즈마 처리방법은
100∼500 mT의 압력
50∼500 W의 전력
30∼100 Gauss의 자장
50∼200 SCCM의 Ar
의 조건으로 실시하며, 상기 솔벤트 세정 조건은
솔벤트 85℃, 30분
솔벤트 50℃, 5분
이소프로필 알코올 세정 2분
CO2분사 초순수 세정 3분
회전 건조 10분
으로 하여 세정을 실시하였다. 여기서 솔벤트라 함은 반도체 제조시 금속 배선 형성 이후의 공정에서 통상적으로 사용하는 ACT-935, ACT-690, ACT-CMI, R-10, R-502등과 같은 감광막 제거용 화학용액(chemicals)을 지칭한다.
이상에서 자세히 설명한 바와 같이, 금속 배선간의 평탄화를 이룩하기 위하여 SOG막을 금속 배선간에 충진하고, 에치백 후에 Ar 플라즈마 처리 및 솔벤트 세정을 실시하여 SOG와 산화막간의 접착력을 향상케 하여 반도체 소자의 제조 수율 및 신뢰성을 향상케 한다.

Claims (4)

  1. 반도체 소자의 금속 배선 패턴에 SOG막을 도포하고, 에치백하여 평탄화를 이루는 반도체 소자의 제조방법에 있어서, 상기 SOG 에치백 공정시에 인-시튜 Ar 플라즈마 처리 및 솔벤트 세정을 실시하여 SOG와 산화막간의 접착력을 향상시키는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 인-시튜 Ar 플라즈마 처리는 100∼500 mT의 압력, 50∼500 W의 전력, 30∼100 Gauss의 자장, 20∼200 SCCM의 Ar의 조건으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1항에 있어서, 상기 솔벤트 세정은 솔벤트 85℃에서 30분, 솔벤트 50℃에서 5분, 이소프로필 알코올 세정 2분, CO2분사 초순수 세정 3분, 회전 건조 10분의 조건하에서 실시되는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제1항에 있어서, 상기 솔벤트는 금속 배선 형성 이후의 공정에서 통상적으로 사용하는 CT-935, ACT-690, ACT-CMI, R-10, R-502등과 같은 감광막 제거용 화학용액인 것을 특징으로 하는 반도체 소자의 제조방법.
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KR100466307B1 (ko) * 1997-10-25 2005-05-19 삼성전자주식회사 반도체소자제조장치및이를이용한디가스공정,식각공정및열처리공정
KR100741099B1 (ko) * 2005-12-20 2007-07-20 삼성에스디아이 주식회사 평판표시장치 및 그의 제조방법

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