KR100197994B1 - 반도체 소자의 금속배선 콘택홀 형성방법 - Google Patents

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Abstract

본 발명은 고집적 반도체 소자 형성방법에 관한 것으로, 특히 평탄화된 층간 절연막에 미세 배선 형성을 위한 원자외선 마스크공정을 이용하여 깔떼기 형태의 금속 배선 콘택홀을 형성하는 방법이다.
즉, 본 발명은 콘택홀 형성 공정을 단순화 시키고, 1G DRAM급 이상의 소자에 필수적인 미세 배선 형성시 감광막과 절연막의 접착성이 불량하여 습식 식각 공정시 감광막이 들뜨게 되기 쉬운 원자외선 마스크공정의 적용을 용이하게 하고, CMP 공정을 이용하여 절연막을 평탄화하고 금속배선을 형성하는 모든 소자에 적용이 가능하게 하는 잇점이 있다.

Description

반도체 소자의 금속 배선 콘택홀 형성방법
제1도 및 제2도는 종래 기술로 단차가 발생된 하부층 상부에 평탄화용 절연막을 형성하고, CMP공정으로 평탄화 공정을 실시한 다음, 주변회로 지역에 콘택홀을 형성한 단면도이다.
제3도 및 제4도는 본 발명에 의해 단차가 발생된 하부층 상부에 평탄화용 절연막을 형성하고, CMP공정으로 평탄화 공정을 실시한 다음, 주변회로 지역에 콘택홀을 형성한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 소자분리막
3 : 게이트 전극 4 : 제1 절연막
5 : 비트라인 6 : 제2 절연막
7 : 캐패시터 8 : 언도프된 산화막
9, 15 : 평탄화용 절연막 10, 16 : 감광막 패턴
11, 17, 20 : 콘택홀
본 발명은 고집적 반도체 소자 형성방법에 관한 것으로, 특히 평탄화된 층간 절연막에 미세 배선 형성을 위한 원자외선 마스크공정을 이용하여 깔떼기 형상의 금속 배선 콘택홀을 형성하는 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 웨이퍼 상부면은 요철이 더욱 심화되어 단차가 심하게 발생된다. 그로인하여 이러한 단차를 절연막으로 채우는 평탄화 기술은 반도체 소자 제조에 있어 중요한 기술중 하나로 대두되고 있다.
이와같이 절연막의 상부면을 평탄화시키기 위하여 케미칼 메카니칼 폴리싱(이하에서는 CMP 라함)공정이 제기되었다. 상기 CMP 공정은 단차가 심한 하부층의 상부에 절연막을 두껍게 형성하고, 절연막의 일정 두께를 CMP 공정으로 전면 식각하여 전면 평탄화를 이룰 수 있으나, 단차가 낮은 주변 회로 영역에는 절연막이 두껍게 남게되어 후속 공정에서 금속 배선을 콘택하기 위해 콘택홀을 형성할 때 콘택홀의 깊이가 깊어지는 문제점이 있다.
또한 이러한 문제를 해결하기 위하여 콘택홀을 형성할 때 습식/건식 식각의 2단계 공정을 통하여 콘택입구를 넓힌 깔떼기 형상의 콘택홀을 형성하는 기술이 널리 사용되고 있으나, 층간절연막과 층간절연막 상부에 형성되는 감광막 패턴과의 접착성 불량에 의해 계면으로 습식 식각 용액침투로 감광막 패턴이 들뜨거나 콘택홀 입구가 측면으로 과도하게 식각되어 인접하는 콘택홀과 연결되는 등 안정한 콘택홀 형성이 어려운 문제가 있다. 특히 256M DRAM급 이상의 소자에서 미세 배선 형성에 사용되는 원 자외선 마스크용 감광막 패턴은 상기의 접착성이 더욱 불량하여 기존의 습식/건식 식각의 2단계 콘택홀 형성 공정의 적용이 불가능하다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여, 평탄화막의 최상층에 습식 식각율이 큰 PSG 또는 O3/TEOS USG막 또는 P농도가 높은 BPSG막이나 저농도의 BPSG막을 증착한 다음, CMP공정으로 평탄화 공정을 실시하고 후속 세정 공정으로 깔떼기 형상의 콘택홀을 형성하는 반도체소자 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 평탄화막의 최상층에 습식 식각율이 큰 PSG 또는 O3/TEOS USG막 또는 P농도가 높은 BPSG막이나 저농도의 BPSG막을 증착한 다음, CMP공정으로 평탄화한다. 이어서 미세 배선 형성이 가능한 원 자외선 마스크 공정을 통하여 금속 배선을 콘택하기 위한 콘택홀을 건식 식각으로 형성한다. 이어서 감광막 패턴을 제거한 후, 금속 층을 증착하기 전에 감광막 찌거기나 콘택홀 바닥의 자연산화막을 제거하기 위한 습식 식각 세정 공정을 통하여 세정한다. 이때 CMP 공정에 의해 평탄화된 절연막은 하층의 절연막에 비해 습식 식각율이 빠르므로 깔떼기 형상의 콘택홀이 형성된다.
상기한 본 발명에 의하면 콘택홀 형성 공정을 단순화시키고, 1G DRAM급 이상의 소자에 필수적인 미세 배선 형성시 감광막과 절연막의 접착성이 불량하여 습식 식각 공정시 감광막이 들뜨게 되기 쉬운 원자외선 마스크 공정의 적용을 용이하게 하고, DRAM 뿐만 아니라 CMP 공정을 이용하여 절연막을 평탄화하고 금속배선을 형성하는 모든 소자에 적용이 가능하게 하는 잇점이 있다.
이하, 첨부된 도면을 참조하여 본 발명을 상세하게 설명하면 다음과 같다.
제1도 및 제2도는 종래 기술로 단차가 발생된 하부층 상부에 평탄화용 절연막을 형성하고, CMP공정으로 평탄화 공정을 실시한 다음, 주변회로 지역에 콘택홀을 형성한 단면도이다.
제1도는 반도체기판(1)에 소자분리막(2), 게이트 전극(3), 제1 절연막(4), 비트라인(5), 제2 절연막(6), 캐패시터(7)를 셀 지역에 각각 적층한 상태에서 전체적으로 언도프된 산화막(8)과 평탄화용 절연막(9) 예를들어 BPSG막을 예를들어 셀 지역과 주변 회로 지역간의 단차가 1.0㎛이면 BPSG막을 1.0㎛이상으로 증착하고, 열처리한 후 CMP 공정을 실시하여 전면 평탄화 시킨 소자의 단면도이다.
참고로, 상기 셀지역에는 게이트 전극(3), 비트라인(5) 및 캐패시터(7)에 의해 토폴로지가 높게 되고, 주변회로 지역에는 상기 게이트 전극(3) 및 비트라인(5)이 거의 형성되지 않고 캐패시터(7)는 전혀 형성되지 않기 때문에 단차가 낮게 형성됨을 알 수 있다.
제2도는 주변회로 지역에 금속 배선을 콘택하기 위하여 상기 평탄화용 절연막(9) 상부에 감광막을 도포하고, 원 자외선을 이용한 노광 및 현상 공정으로 감광막 패턴(10)을 형성하고, 노출된 평탄화용 절연막(9)의 일정 두께를 습식 식각한 다음, 계속하여 건식 식각으로 상기 평탄화용 절연막(9), 제2 절연막(6), 제1절연막(4)을 식각하여 반도체기판(1)이 노출된 콘택홀(11)을 형성한 단면도이다.
그러나, 상기와 같이 2단계 식각 공정으로 콘택홀을 형성하는 경우에 감광막 패턴(10)이 들뜨는 현상이 발생되고, 감광막 패턴(10)의 저부면이 심하게 식각되는 경우 감광막 패턴(10)이 떨어져 나가서 원하지 않는 지역이 식각되어 불량이 발생된다. 또한, 콘택홀 입구 측면으로의 과도한 식각이 발생되어 후속 공정에서 금속 배선의 콘택이 불량해진다.
제3도 및 제4도는 본 발명에 의해 단차가 발생된 하부층 상부에 평탄화용 절연막을 형성하고, CMP공정으로 평탄화 공정을 실시한 다음, 주변회로 지역에 콘택홀을 형성한 단면도이다.
제3도는 반도체기판(1)에 소자분리막(2), 게이트 전극(3), 제1 절연막(4), 비트라인(5), 제2 절연막(6), 캐패시터(7)를 셀 지역에 각각 적층한 상태에서 전체적으로 언도프된 산화막(8)을 형성하고, 그 상부에 습식 식각율이 큰 PSG 또는 O3/TEOS USG막을 사용하여 500-800℃의 온도범위에서 10초 내지 10분 정도 열처리하여 평탄화용 절연막(15)을 형성하거나, P농도가 4-15wt%으로 높은 BPSG막이나 B 농도가 5wt%이하로 낮은 불순물 농도의 BPSG막을 증착하고 600-900℃의 온도에서 10초 내지 10분 정도 열처리하여 습식 식각율이 큰 평탄화용 절연막(15)을 셀 영역과 주변회로 영역 단차이상으로 형성하고, CMP공정에 의해 평탄화한다. 이어서 상기 평탄화용 절연막(15)의 상부에 감광막을 도포하고, 원자외선을 이용한 노광 및 현상 공정으로 주변 회로 지역외에 금속 배선을 콘택하기 위한 감광막 패턴(16)을 형성한다음, 노출된 평탄화용 절연막(15), 제2 절연막(6)과 제1 절연막(4)을 순차적으로 식각하여 반도체기판(1)이 노출되는 콘택홀(17)을 형성한 단면도이다.
상기 CMP 공정의 폴리싱 헤드의 압력이 5-7psi, 회전속도 20-50rpm이며, 플레턴(platen)의 테이블 속도는 15-40rpm, 폴리싱 헤드의 백(back) 압력은 0-2psi 이다. 또한, 상기 CMP 공정시 사용하는 슬러리(slurry)는 KOH계 또는 NH4OH계 이다.
제4도는 상기 제3도 공정 후 상기 감광막 패턴(16)을 제거한 다음, 금속층을 증착하기에 앞서 감광막 찌꺼기나 콘택홀(17)의 바닥에 형성된 자연산화막을 제거하기 위한 습식 식각 세정 공정을 실시한다. 상기 세정 공정에서 상기 평탄화된 절연막(15)은 하층의 절연막(4, 6)에 비해 습식 식각율이 빠른 것에 기인하여 습식 식각 세정용액에 의하여 선택적으로 평탄화용 절연막(15)이 쉽게 식각되어 깔떼기 형상의 콘택홀(20)을 형성한 단면도이다.
상기 습식 식각 세정용액은 BOE(Buffered Oxide Etchant) 또는 HF용액이다.
상기한 본 발명에 의하면 금속배선 콘택홀 형성시 습식/건식 식각의 2단계 공정을 실시하던 것을 건식 식각 1단계 공정으로 콘택홀을 형성할 수가 있으며, 금속 배선 콘택홀의 깊이가 깊어도 안정하게 콘택홀을 형성할 수 있다.
또한, 금속배선 콘택홀 형성시 감광막 패턴을 제거한 후 습식 식각 세정 공정에 의해 깔떼기 형상의 콘택홀을 형성하고, 감광막 패턴이 존재하는 상태에서 습식 식각 공정을 실시하지 않으므로 감광막 패턴이 들뜨는 현상을 완전 방지할 수가 있다.
그리고, 습식 식각 용액에 평탄화용 절연막과 감광막과의 접착성이 나빠서 금속배선 콘택홀 형성시 사용에 제한이 있던 미세 배선 형성용 원자외선 마스크 공정 적용이 용이해 진다.

Claims (8)

  1. 반도체 소자의 금속 배선 콘택홀 형성 방법에 있어서, 트랜지스터 또는 캐패시터등에 의해 셀지역과 주변 회로 자역간에 단차가 발생된 전지역에 걸쳐 언도프된 산화막을 얇은 두께로 형성하는 단계와, 상기 단차를 완화하기 위해 상기 언도프된 산화막 상부에 습식 식각율이 큰 평탄화용 절연막을 두껍게 형성하고, 열처리 하는 단계와, 상기 평탄화용 절연막을 CMP 공정을 사용하여 일정두께 연마하여 전면 평탄화 시키는 단계와, 금속 배선을 콘택하기 위하여 상기 평탄화용 절연막 상부에 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 마스크로 이용하여 하부의 절연막을 순차적으로 건식 식각하여 반도체 기판이 노출되는 콘택홀을 형성하는 단계와, 상기 감광막 패턴을 제거하고, 감광막 찌거기 제거 및 콘택홀 바닥에 성장된 자연산화막 제거를 위한 습식 식각 세정공정을 실시하는 공정에서 상기 평탄화용 절연막이 식각되도록 하여 깔떼기 형상의 콘택홀을 형성하는 단계로 이루어진 반도체 소자의 금속 배선 콘택홀 형성 방법.
  2. 제1항에 있어서, 상기 습식 식각율이 큰 평탄화용 절연막으로 PSG막이나 O3/TEOS USG막을 셀 지역과 주변회로 지역의 단차보다 큰 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 콘택홀 형성방법.
  3. 제2항에 있어서, 상기 평탄화용 절연막은 500-800℃의 온도범위에서 10초 내지 10분 정도 열처리 하는 것을 특징으로 하는 반도체 소자의 금속 배선 콘택홀 형성방법.
  4. 제1항에 있어서, 상기 평탄화용 절연막으로 P농도가 4-15wt%으로 높은 BPSG막이나 B 및 P농도가 5wt%이하로 낮은 불순물 농도의 BPSG막을 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 콘택홀 형성방법.
  5. 제4항에 있어서, 상기 평탄화용 절연막을 형성하고, 600-900℃의 온도 범위에서 10초 내지 10분 정도 열처리하는 것을 특징으로 하는 반도체 소자의 금속 배선 콘택홀 형성방법.
  6. 제1항에 있어서, 상기 습식 식각 세정용액은 BOE(Buffered Oxide Etchant) 또는 HP용액인 것을 특징으로 하는 반도체 소자의 금속 배선 콘택홀 형성방법.
  7. 제1항에 있어서, 상기 CMP 공정의 폴리싱 헤드의 압력이 5-7psi, 회전속도 20-50rpm 인 것을 특징으로 하는 반도체 소자의 금속 배선 콘택홀 형성방법.
  8. 제1항에 있어서, 상기 CMP 공정시 사용하는 슬러리는 KOH계 또는 NH4OH계 인 것을 특징으로 하는 반도체 소자의 금속 배선 콘택홀 형성방법.
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