KR100641916B1 - 반도체소자의 저장전극 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 저장전극 형성방법에 관한 것으로, 반도체소자의 고집적화에 따라 높아진 캐패시터의 에스펙트비 ( aspect ratio ) 로 인하여 유발되는 저장전극간의 브릿지 ( bridge ) 현상을 방지하기 위하여,
하드마스크층을 리세스하여 저장전극 영역의 표면을 극대화하거나 저장전극의 표면적 확대를 위한 세정공정시 하드마스크층을 제거하여 별도의 하드마스크층 제거 공정으로 인한 저장전극용 산화막의 손상을 방지할 수 있도록 하여 브릿지 유발을 방지하며 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있도록 하는 기술이다.
Description
도 1a 내지 도 1c 는 종래기술의 제1실시예에 따른 반도체소자의 저장전극 형성방법을 도시한 단면도.
도 2a 내지 도 2c 는 종래기술의 제2실시예에 따른 반도체소자의 저장전극 형성방법을 도시한 단면도.
도 3a 내지 도 3c 는 본 발명의 제1실시예에 따른 반도체소자의 저장전극 형성방법을 도시한 단면도.
도 4a 내지 도 4d 는 본 발명의 제2실시예에 따른 반도체소자의 저장전극 형성방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
11,21,41,61 : 하부절연층 13,23,43,63 : PSG막
15,25,45,65 : 테오스막 17,27,47,67 : 하드마스크층
19,29,49,69 : 저장전극 영역 31,71 : 저장전극
본 발명은 반도체소자의 저장전극 형성방법에 관한 것으로, 특히 저장전극용 산화막의 손상으로 인한 저장전극의 브릿지 ( bridge ) 현상을 방지할 수 있도록 하는 기술에 관한 것이다.
반도체소자가 고집적화되어 셀 크기가 감소됨에 따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.
특히, 단위 셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.
그래서, ( Eo × Er × A ) / T ( 단, 상기 Eo 는 진공유전율, 상기 Er 은 유전막의 유전율, 상기 A 는 캐패시터의 면적 그리고 상기 T 는 유전막의 두께 ) 로 표시되는 캐패시터의 정전용량을 증가시키기 위하여, 하부전극인 저장전극의 표면적을 증가시켜 캐패시터를 형성하거나, 유전체막의 두께를 감소시켜 캐패시터를 형성하였다.
도 1a 내지 도 1c 는 종래기술의 제1실시예에 따른 반도체소자의 저장전극 형성방법을 도시한 단면도이다.
도 1a 를 참조하면, 소자분리막(미도시), 게이트전극(미도시), 랜딩 플러그(미도시) 및 비트라인(미도시)과 같은 하부구조물이 구비되는 하부절연층(11)을 반도체기판(미도시) 상에 형성한다.
상기 하부절연층(11) 상부에 PSG막(13) 및 테오스막(15)의 적층구조로 형성되는 저장전극용 산화막을 형성한다. 이때, 상기 테오스막(15)은 플라즈마 화학기 상증착 ( plasma enhanced chemical vapor deposition, 이하에서 PECVD 라 함 ) 방법으로 형성한 것이다.
그 다음, 상기 테오스막(15)을 평탄화식각하고 그 상부에 하드마스크층(17)을 패터닝한다.
이때, 상기 하드마스크층(17)은 전체표면상부에 폴리실리콘막을 증착하고 저장전극 마스크(미도시)를 이용한 사진식각공정으로 저장전극 영역의 폴리실리콘막을 식각한 다음, BOE 용액으로 세정하여 형성한 것이다.
도 1b를 참조하면, 상기 하드마스크층(17)을 마스크로 하여 상기 저장전극용 산화막인 테오스막(15) 및 PSG막(13)을 식각함으로써 상기 하부절연층(11)에 형성된 랜딩 플러그(미도시)를 노출시키는 저장전극 영역(19)을 형성한다.
도 1c를 참조하면, 상기 하드마스크층(17)을 제거하고 상기 저장전극 영역(19)의 표면적을 증가시키기 위한 세정공정을 실시한다.
이때, 상기 세정공정은 저장전극용 산화막의 보우잉 ( bowing ) 현상을 유발시키며 세정용액에 의한 부분 불규칙한 로스 ( loss ) 로 인하여 ⓑ 와 같이 손상이 유발될 수 있다. 여기서, ⓐ 는 세정공정 전의 저장전극용 산화막(13,15)을 도시한 것이다.
후속 공정으로 저장전극용 도전층(미도시)을 증착하는 경우 상기 ⓑ 부분을 통하여 이웃하는 저장전극 영역(19)의 저장전극용 도전층과 브릿지되는 현상이 유발된다.
도 2a 내지 도 2c 는 종래기술의 제2실시예에 따른 반도체소자의 저장전극 형성방법을 도시한 단면도이다.
도 2a 를 참조하면, 소자분리막(미도시), 게이트전극(미도시), 랜딩 플러그(미도시) 및 비트라인(미도시)과 같은 하부구조물이 구비되는 하부절연층(21)을 반도체기판(미도시) 상에 형성한다.
상기 하부절연층(21) 상부에 PSG막(23) 및 테오스막(25)의 적층구조로 형성되는 저장전극용 산화막을 형성한다. 이때, 상기 테오스막(25)은 플라즈마 화학기상증착 ( plasma enhanced chemical vapor deposition, 이하에서 PECVD 라 함 ) 방법으로 형성한 것이다.
그 다음, 상기 테오스막(25)을 평탄화식각하고 그 상부에 하드마스크층(27)을 패터닝한다.
이때, 상기 하드마스크층(27)은 전체표면상부에 폴리실리콘막을 증착하고 저장전극 마스크(미도시)를 이용한 사진식각공정으로 저장전극 영역의 폴리실리콘막을 식각하여 HBr/Cl2/O2 의 혼합가스를 이용하여 형성한 것이다.
여기서, 상기 하드마스크층(27)은 식각공정시 손상되어 ⓧ 부분과 같이 예정된 크기보다 작은 크기로 패터닝될 수도 있다.
도 2b를 참조하면, 상기 하드마스크층(27)을 마스크로 하여 상기 저장전극용 산화막인 테오스막(25) 및 PSG막(23)을 식각함으로써 상기 하부절연층(21)에 형성된 랜딩 플러그(미도시)를 노출시키는 저장전극 영역(29)을 형성한다. 이때, 상기 하드마스크층(27)은 ⓧ 부분보다 작은 ⓨ 의 크기로 남게된다.
도 2c를 참조하면, 상기 하드마스크층(27)을 제거하고 상기 저장전극 영역 (29)의 표면적을 증가시키기 위한 세정공정을 실시한다.
이때, 상기 ⓧ 부분의 하드마스크층(27)이 제거되고 그 하부의 테오스막(25)의 표면이 식각되어 상부가 뾰족한 구조로 형성된다.
그 다음, 전체표면상부에 저장전극용 도전층(미도시)을 증착하고 평탄화식각공정으로 저장전극 영역(29)의 표면에 저장전극(31)을 형성한다.
이때, 상기 ⓨ 부분이 위치하던 저장전극의 경계부분에서 이웃하는 저장전극(31)이 서로 연결되어 브릿지되는 현상이 ⓩ 와 같이 유발된다.
상기한 바와 같이 종래기술에 따른 반도체소자의 저장전극 형성방법은, 이웃하는 저장전극과의 브릿지 현상이 유발되어 반도체소자의 특성 및 신뢰성을 저하시키고 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위하여, 이웃하는 저장전극 간의 브릿지를 방지하여 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있도록 하는 반도체소자의 저장전극 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 저장전극 형성방법은,
반도체기판 상에 저장전극용 산화막을 형성하는 공정과,
상기 저장전극용 산화막 상에 실리사이드막으로 하드마스크층을 패터닝하는 공정과,
상기 패터닝 후 NH4OH, H2O2 및 H2O 의 혼합용액이나 HC1, H2O2 및 H2O의 혼합용액을 이용한 세정공정으로 상기 하드마스크층의 표면을 리세스 하는 공정과,
상기 하드마스크층을 마스크로 하여 상기 저장전극용 산화막을 식각하여 랜딩 플러그를 노출시키는 저장전극을 형성하는 공정을 포함하는 것과,
상기 NH4OH, H2O2 및 H2O 의 혼합용액을 이용한 세정공정은 NH4OH : H2O2 : H2O = 1 : 2～5 : 15～25 비율로 혼합된 용액을 이용하여 25 ℃ 이상의 온도에서 실시하는 것과,
상기 HC1, H2O2 및 H2O 의 혼합용액을 이용한 세정공정은 HCO : H2O2 : H2O = 1 : 3～6 : 300～700 의 비율로 혼합된 용액을 이용하여 70 ℃ 이상의 온도에서 실시하는 것을 제1특징으로 한다.
또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 저장전극 형성방법은,
반도체기판 상에 저장전극용 산화막을 형성하는 공정과,
상기 구조물 상에 금속층으로 하드마스크층을 패터닝하는 공정과,
상기 하드마스크층을 마스크로 하여 상기 저장전극용 산화막을 식각하여 랜딩 플러그를 노출시키는 저장전극 영역을 형성하는 공정과,
상기 저장전극 영역의 표면을 세정하며 상기 하드마스크층을 제거하는 공정을 포함하는 것과,
상기 금속층은 티타늄, 텅스텐, 텅스텐질화막 및 이들의 조합으로 이루어지는 군에서 선택된 한가지인 것과,
상기 세정공정은 NH4OH, H2O2 및 H2O 의 혼합용액을 이용하여 실시하는 것을 제2특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 3a 내지 도 3c 는 본 발명의 제1실시예에 따른 반도체소자의 저장전극 형성방법을 도시한 단면도이다.
도 3a를 참조하면, 소자분리막(미도시), 게이트전극(미도시), 랜딩 플러그(미도시) 및 비트라인(미도시)과 같은 하부구조물이 구비되는 하부절연층(41)을 반도체기판(미도시) 상에 형성한다.
상기 하부절연층(41) 상부에 PSG막(43) 및 테오스막(45)의 적층구조로 형성되는 저장전극용 산화막을 형성한다. 이때, 상기 테오스막(45)은 PECVD 방법으로 형성한 것이다.
그 다음, 상기 테오스막(45)을 평탄화식각하고 그 상부에 하드마스크층(47)을 패터닝한다.
이때, 상기 하드마스크층(47)은 전체표면상부에 실리사이드막을 증착하고 저장전극 마스크(미도시)를 이용한 사진식각공정으로 저장전극 영역의 실리사이드막을 식각하여 형성한 것이다.
도 3b를 참조하면, 종래의 BOE 용액으로 세정하는 대신 NH4OH, H2O2 및 H2O 의 혼합용액이나 HC1, H2O2 및 H2O 의 혼합용액을 이용하여 상기 하드마스크층(47)을 세정함으로써 하드마스크층의 표면을 리세스하여 저장전극 영역을 크기를 증가시킨다. 여기서, ⓔ 부분은 세정공정 전의 하드마스크층(47) 크기를 도시한 것이 다.
이때, 상기 NH4OH, H2O2 및 H2O 의 혼합용액을 이용한 세정공정은 NH4OH : H2O2 : H2O = 1 : 2～5 : 15～25 의 비율로 혼합된 용액을 이용하여 25 ℃ 이상의 온도에서 진행하도록 한다.
그리고, 상기 HC1, H2O2 및 H2O 의 혼합용액을 이용한 세정공정은 HC1 : H2O2 : H2O = 1 : 3～6 : 300～700 의 비율로 혼합된 용액을 이용하여 70 ℃ 이상의 온도에서 진행하도록 한다.
한편, 상기 세정공정시 하드마스크층(47)으로 사용되는 실리사이드막과 저장전극용 산화막으로 사용되는 테오스막(45)의 식각선택비는 10 분 동안 실시하는 경우 16 : 1 정도의 값을 가지며, 원하는 저장전극 영역의 크기에 따라 세정시간을 조절할 수 있다.
도 3c를 참조하면, 상기 하드마스크층(47)을 마스크로 하여 상기 저장전극용 산화막(45,43)을 식각함으로써 상기 하부절연층(41)에 형성된 랜딩 플러그(미도시)를 노출시키는 저장전극 영역(49)을 형성한다. 이때, 상기 저장전극용 산화막(45,43)은 종래기술의 도 1c 에 도시된 ⓑ 부분과 같은 브릿지 현상을 일으킬 수 없는 ⓕ 와 같은 형태로 형성된다.
도 4a 내지 도 4d 는 본 발명의 제2실시예에 따른 반도체소자의 저장전극 형성방법을 도시한 단면도이다.
도 4a를 참조하면, 소자분리막(미도시), 게이트전극(미도시), 랜딩 플러그(미도시) 및 비트라인(미도시)과 같은 하부구조물이 구비되는 하부절연층(61)을 반 도체기판(미도시) 상에 형성한다.
상기 하부절연층(61) 상부에 PSG막(63) 및 테오스막(65)의 적층구조로 형성되는 저장전극용 산화막을 형성한다. 이때, 상기 테오스막(65)은 플라즈마 화학기상증착 ( plasma enhanced chemical vapor deposition, 이하에서 PECVD 라 함 ) 방법으로 형성한 것이다.
그 다음, 상기 테오스막(65)을 평탄화식각하고 그 상부에 하드마스크층(67)을 패터닝한다.
이때, 상기 하드마스크층(67)은 전체표면상부에 티타늄, 텅스텐, 텅스텐질화막 및 이들의 조합으로 이루어지는 군에서 선택된 한가지를 형성하고 저장전극 마스크(미도시)를 이용한 사진식각공정으로 저장전극 영역의 선택된 한가지를 식각한 다음, 세정공정을 실하여 형성한 것이다. 여기서, 상기 세정공정은 BOE 용액을 이용하여 실시하며 상기 하드마스크층(67)의 일부가 리세스 된다.
도 4b를 참조하면, 상기 하드마스크층(67)을 마스크로 하여 상기 저장전극용 산화막인 테오스막(65) 및 PSG막(63)을 식각함으로써 상기 하부절연층(61)에 형성된 랜딩 플러그(미도시)를 노출시키는 저장전극 영역(69)을 형성한다. 이때, 상기 저장전극 영역(69)은 ⓖ 만큼의 폭으로 형성된다.
도 4c를 참조하면, NH4OH, H2O2 및 H2O 의 혼합용액을 이용한 세정공정으로 상기 저장전극 영역(69)을 폭을 ⓗ 로 증가시키는 동시에 상기 하드마스크층(67)을 제거한다.
이때, 상기 NH4OH, H2O2 및 H2O 의 혼합용액은 분당 실리콘산화막 1 Å, 테 오스막 4 Å, BPSG 135 Å, 티타늄막 1308 Å , 텅스텐막 1961 Å, 그리고 텅스텐질화막 8087 Å 의 식각률을 가진다.
도 4d를 참조하면, 전체표면상부에 저장전극용 도전층(미도시)을 증착하고 평탄화식각공정으로 저장전극 영역(69)의 표면에 저장전극(71)을 형성한다.
이때, 상기 하드마스크층(67)의 리세스된 부분에 위치한 저장전극용 산화막의 계속적인 어택 ( attack ) 이 방지되어 저장전극(71) 간의 브릿지 현상이 방지된다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 저장전극 형성방법은, 이웃하는 저장전극 간의 브릿지 현상을 방지하며 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 캐패시터를 형성함으로써 반도체소자의 고집적화를 가능하게 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (6)
- 반도체기판 상에 저장전극용 산화막을 형성하는 공정과,상기 저장전극용 산화막 상에 실리사이드막으로 하드마스크층을 패터닝하는 공정과,상기 패터닝 후 NH4OH, H2O2 및 H2O 의 혼합용액이나 HC1, H2O2 및 H2O 의 혼합용액을 이용한 세정공정으로 상기 하드마스크층의 표면을 리세스 하는 공정과,상기 하드마스크층을 마스크로 하여 상기 저장전극용 산화막을 식각하여 랜딩 플러그를 노출시키는 저장전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 저장전극 형성방법.
- 제 1 항에 있어서,상기 NH4OH, H2O2 및 H2O 의 혼합용액을 이용한 세정공정은 NH4OH : H2O2 : H2O = 1: 2～5 : 15～25 비율로 혼합된 용액을 이용하여 25 ℃ 이상의 온도에서 실시하는 것을 특징으로 하는 반도체소자의 저장전극 형성방법.
- 제 1 항에 있어서,상기 HC1, H2O2 및 H2O 의 혼합용액을 이용한 세정공정은 HC1 : H2O2 : H2O = 1 : 3～6 : 300～700 의 비율로 혼합된 용액을 이용하여 70 ℃ 이상의 온도에서 실시하는 것을 특징으로 하는 반도체소자의 저장전극 형성방법.
- 반도체기판 상에 저장전극용 산화막을 형성하는 공정과,상기 구조물 상에 금속층으로 하드마스크층을 패터닝하는 공정과,상기 하드마스크층을 마스크로 하여 상기 저장전극용 산화막을 식각하여 랜딩 플러그를 노출시키는 저장전극 영역을 형성하는 공정과,상기 저장전극 영역의 표면을 세정하며 상기 하드마스크층을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 저장전극 형성방법.
- 제 4 항에 있어서,상기 금속층은 티타늄, 텅스텐, 텅스텐질화막 및 이들의 조합으로 이루어지는 군에서 선택된 한가지인 것을 특징으로 하는 반도체소자의 저장전극 형성방법.
- 제 4 항에 있어서,상기 세정공정은 NH4OH, H2O2 및 H2O 의 혼합용액을 이용하여 실시하는 것을 특징으로 하는 반도체소자의 저장전극 형성방법.
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