KR20060001362A - 반도체 소자의 캐패시터 및 그 제조방법 - Google Patents
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Abstract
본 발명의 목적은 MIM 구조의 캐패시터에서 하부전극의 재증착 현상 및 하부전극 측면에서의 기생 캐패시턴스 생성을 효과적으로 방지하는 것이다.
본 발명의 목적은 반도체 기판; 기판 상에 형성된 반구 형상의 하부전극; 하부전극을 감싸면서 하부전극 상에 형성된 유전막; 및 유전막 상에 형성된 상부전극을 포함하는 반도체 소자의 캐패시터에 의해 달성될 수 있다. 여기서, 유전막은 탄탈륨산화물, 알루미늄산화물, 실리콘나이트라이드 중 선택되는 어느 하나로 이루어지고, 하부전극과 상부전극은 금속막으로 각각 이루어진다.
MIM, 캐패시터, 하부전극, 상부전극, 유전막, 리플로우
Description
도 1은 종래 MIM 구조 캐패시터의 제조방법을 설명하기 위한 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 MIM 구조 캐패시터의 제조방법을 설명하기 위한 순차적 공정 단면도.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 MIM 구조의 캐패시터 및 그 제조방법에 관한 것이다.
일반적으로, 메모리셀에 사용되는 캐패시터는 스토리지(storage)용 하부 전극, 유전막, 및 플레이트(plate)용 상부전극으로 이루어진다.
또한, 제한된 면적 내에서 큰 커패시턴스를 얻기 위해서는 얇은 유전막 두께를 확보하거나, 3차원적인 캐패시터의 구조를 통해서 유효 면적을 증가시키거나, 유전막으로 탄탈륨산화물(TaO2)이나 알루미늄산화물(Al2O3)과 같은 고유전율의 절연층을 적용하는 등의 몇 가지 조건이 만족되어야 한다.
이 중 유전막으로 Ta2O5와 같은 고유전율의 절연층을 적용하는 경우에는 상부전극을 금속막으로 형성하는 MIS(Metal-Insulator-Silicon) 구조나 MIM(Metal- Insulator-Metal) 구조로 캐패시터를 형성한다.
그러나, MIS 구조 캐패시터에서는 유전막으로 탄탈륨산화물(TaO2)이나 알루미늄산화물(Al2O3) 등의 절연층을 적용하게 되면, 이들 막의 형성 후 수행되는 고온의 열처리 공정시 폴리실리콘의 산화로 인하여 유효유전막 두께가 두꺼워져서 캐패시터 용량이 저하되기 때문에, 고집적화가 가속화될수록 충분한 캐패시턴스 용량 확보를 위해 MIS 구조보다는 MIM 구조의 캐패시터를 적용하고 있다.
이러한, MIM 구조 캐패시터의 제조방법을 도 1을 참조하여 설명한다.
도 1을 참조하면, 반도체 기판(10) 상에 하부 금속막을 증착하고 포토리소그라피 및 식각공정에 의해 하부 금속막을 패터닝하여 하부전극(11)을 형성한 후, 하부전극(11)을 덮도록 기판 전면 상에 고유전율의 절연층과 상부 금속막을 순차적으로 증착한다. 그 다음, 포토리소그라피 및 식각공정에 의해 하부전극(11)의 측면이 일부 노출되도록 상부 금속막과 절연층을 패터닝하여, 유전막(12)과 상부전극 (13)을 형성함으로써, MIM 구조의 캐패시터(100)를 형성한다.
그러나, 종래 MIM 구조의 캐패시터에서는 상부전극(13)과 유전막(12) 형성을 위한 절연층과 상부 금속막의 식각 시, 하부전극(11)이 일부 식각되면서 유전막(12)과 상부전극(13) 측면에 하부전극(11)의 재증착 현상이 발생함으로써, 하부전극(11)과 상부전극(13) 사이의 숏트 발생 가능성이 높다.
또한, 하부전극(11)의 측면이 노출됨에 따라 하부전극(11) 측면에서 기생 캐패시턴스가 생성될 가능성이 높아지게 됨으로써, 결국 캐패시터의 특성 저하를 초래하게 된다.
본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로, MIM 구조의 캐패시터에서 하부전극의 재증착 현상 및 하부전극 측면에서의 기생 캐패시턴스 생성을 효과적으로 방지하는데 그 목적이 있다.
상기한 바와 같은 본 발명의 목적은 반도체 기판; 기판 상에 형성된 반구 형상의 하부전극; 하부전극을 감싸면서 하부전극 상에 형성된 유전막; 및 유전막 상에 형성된 상부전극을 포함하는 반도체 소자의 캐패시터에 의해 달성될 수 있다.
여기서, 유전막은 탄탈륨산화물, 알루미늄산화물, 실리콘나이트라이드 중 선택되는 어느 하나로 이루어지고, 하부전극과 상부전극은 금속막으로 각각 이루어진다.
또한, 상기한 본 발명의 목적은 반도체 기판 상에 반구 형상의 하부전극을 형성하는 단계; 하부전극을 덮도록 기판 전면 상에 절연층 및 상부 금속막을 순차적으로 증착하는 단계; 및 금속막과 절연층을 하부전극을 감싸도록 패터닝하여 상부전극과 유전막을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법에 의해 달성될 수 있다.
또한, 반구 형상의 하부전극을 형성하는 단계는 반도체 기판 상에 하부 금속 막을 증착하는 단계; 하부 금속막을 패터닝하는 단계; 패터닝된 하부 금속막을 덮도록 상기 기판 전면 상에 포토레지스트막을 도포하는 단계; 기판을 열처리하여 포토레지스트막을 리플로우시키는 단계; 리플로우된 포토레지스트막과 하부 금속막을 동시에 식각하는 단계를 포함하여 이루어진다.
여기서, 열처리는 150 내지 300℃의 온도에서 수행하고, 식각은 포토레지스트막과 하부전극의 식각선택비가 1 : 1 인 조건으로 수행하는데, 바람직하게는 Cl2, BCl3, Ar, CHF3 의 혼합가스를 사용하여 8 내지 13mTorr의 압력과 900 내지 1200W의 소오스 전력 및 140 내지 200W의 바이어스 전력 하에서 수행한다. 이때, Cl2, BCl3, Ar, CHF3 가스의 유량은 각각 60 내지 90sccm, 40 내지 70sccm, 30 내지 50sccm, 2 내지 5sccm으로 조절한다.
또한, 절연층은 탄탈륨산화물, 알루미늄산화물, 실리콘나이트라이드 중 선택되는 어느 하나로 이루어진다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
도 2a 내지 도 2e를 참조하여 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명한다.
도 2a에 도시된 바와 같이, 반도체 기판(20) 상에 하부 금속막을 증착하고, 포토리소그리피 및 식각공정에 의해 하부 금속막을 패터닝하여 하부전극(21)을 형성한다. 여기서, 하부 금속막은 Al, W 또는 TiN으로 이루어진다. 그 다음, 하부 전극(21)을 덮도록 기판 전면 상에 유동성막으로서 포토레지스트막(22)을 도포한다.
도 2b에 도시된 바와 같이, 열처리를 수행하여 포토레지스트막(22)을 리플로우(reflow)시켜 하부전극(21) 상단, 특히 가장자리에 대향하는 부분에서 포토레지스트막(22)이 곡선 프로파일을 갖도록 한다. 여기서, 열처리는 150 내지 300℃의 온도에서 수행한다.
도 2c에 도시된 바와 같이, 포토레지스트막(22)과 하부전극(21)의 식각선택비가 1 : 1 인 식각조건으로 포토레지스트막(22)과 하부전극(21)을 동시에 식각하여, 포토레지스트막(22)을 제거하면서 하부전극(21)이 반구 형상을 갖도록 한다. 여기서, 식각은 Cl2, BCl3, Ar, CHF3 의 혼합가스를 사용하여 8 내지 13mTorr의 압력과 900 내지 1200W의 소오스 전력 및 140 내지 200W의 바이어스 전력 하에서 수행하며, 이때 Cl2, BCl3, Ar, CHF3 가스의 유량은 각각 60 내지 90sccm, 40 내지 70sccm, 30 내지 50sccm, 2 내지 5sccm으로 조절한다.
즉, 하부전극(21)이 반구 형상을 가지게 되면 후속 유전막과 상부전극의 증착공정이 용이해지게 된다.
도 2d에 도시된 바와 같이, 하부전극(21)을 덮도록 기판 전면 상에 고유전율의 절연층(23)과 상부 금속막(24)을 순차적으로 증착한다. 여기서, 절연층(23)은 탄탈륨산화물(TaO2)이나 알루미늄산화물(Al2O3) 또는 실리콘나이트라이드(SiN)로 이루어지고, 상부 금속막(24)은 Ru, Pt 또는 TiN으로 이루어진다.
도 2e에 도시된 바와 같이, 포토리소그라피 및 식각공정에 의해 하부전극(21)을 완전히 감싸도록 상부 금속막(24)과 절연층(23)을 패터닝하여 유전막(23a)과 상부전극(24a)을 형성함으로써, MIM 구조의 캐패시터(200)를 형성한다.
즉, 상부 금속막(24)과 절연층(23)을 하부전극(21)을 감싸는 형태로 패터닝함에 따라, 절연층(23)과 상부 금속막(24)의 식각시 하부전극(21)의 재증착 현상이 방지되므로 하부전극(21)과 상부전극(24) 사이의 숏트가 발생되지 않는다.
또한, 하부전극(21)의 측면이 유전막(23a)과 상부전극(24)에 의해 덮혀있기 때문에 하부전극(21) 측면에서의 기생 캐패시턴스 발생 가능성도 최소화된다.
상술한 바와 같이, 본 발명에서는 MIM 구조 캐패시터에서 하부전극을 반구 형상으로 형성하고 유전막과 상부전극이 하부전극을 감싸는 형태로 형성한다.
이에 따라, 유전막과 상부전극의 증착공정이 용이해지지고, 유전막과 상부전극 형성을 위한 식각시 하부전극의 재증착 현상이 방지되어 하부전극과 상부전극 사이의 숏트가 방지될 뿐만 아니라 하부전극 측면에서의 기생 캐패시턴스 발생 가능성도 최소화된다.
그 결과, MIM 구조 캐패시터의 특성이 현저하게 개선된다.
이상에서 설명한 본 발명은 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
Claims (10)
- 반도체 기판;상기 기판 상에 형성된 반구 형상의 하부전극;상기 하부전극을 감싸면서 상기 하부전극 상에 형성된 유전막; 및상기 유전막 상에 형성된 상부전극을 포함하는 반도체 소자의 캐패시터.
- 제 1 항에 있어서,상기 유전막은 탄탈륨산화물, 알루미늄산화물, 실리콘나이트라이드 중 선택되는 어느 하나로 이루어진 반도체 소자의 캐패시터.
- 제 1 항 또는 제 2 항에 있어서,상기 하부전극과 상부전극은 금속막으로 각각 이루어진 반도체 소자의 캐패시터.
- 반도체 기판 상에 반구 형상의 하부전극을 형성하는 단계;상기 하부전극을 덮도록 상기 기판 전면 상에 절연층 및 상부 금속막을 순차적으로 증착하는 단계; 및상기 금속막과 절연층을 상기 하부전극을 감싸도록 패터닝하여 상부전극과 유전막을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법.
- 제 4 항에 있어서,상기 반구 형상의 하부전극을 형성하는 단계는상기 반도체 기판 상에 하부 금속막을 증착하는 단계;상기 하부 금속막을 패터닝하는 단계;상기 패터닝된 하부 금속막을 덮도록 상기 기판 전면 상에 포토레지스트막을 도포하는 단계;상기 기판을 열처리하여 상기 포토레지스트막을 리플로우시키는 단계;상기 리플로우된 포토레지스트막과 하부 금속막을 동시에 식각하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법.
- 제 5 항에 있어서,상기 열처리는 150 내지 300℃의 온도에서 수행하는 반도체 소자의 캐패시터 제조방법.
- 제 5 항에 있어서,상기 식각은 상기 포토레지스트막과 하부전극의 식각선택비가 1 : 1 인 조건으로 수행하는 반도체 소자의 캐패시터 제조방법.
- 제 7 항에 있어서,상기 식각은 Cl2, BCl3, Ar, CHF3 의 혼합가스를 사용하여 8 내지 13mTorr의 압력과 900 내지 1200W의 소오스 전력 및 140 내지 200W의 바이어스 전력 하에서 수행하는 반도체 소자의 캐패시터 제조방법.
- 제 8 항에 있어서,상기 Cl2, BCl3, Ar, CHF3 가스의 유량은 각각 60 내지 90sccm, 40 내지 70sccm, 30 내지 50sccm, 2 내지 5sccm으로 조절하는 반도체 소자의 캐패시터 제조방법.
- 제 4 항에 있어서,상기 절연층은 탄탈륨산화물, 알루미늄산화물, 실리콘나이트라이드 중 선택되는 어느 하나로 이루어진 반도체 소자의 캐패시터 제조방법.
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