KR20010002095A - 확산방지막과 유전막의 접촉을 방지할 수 있는 반도체 메모리 소자 제조 방법 - Google Patents

확산방지막과 유전막의 접촉을 방지할 수 있는 반도체 메모리 소자 제조 방법 Download PDF

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Abstract

본 발명은 폴리실리콘 플러그와 하부전극 사이에 형성되는 확산방지막과 고유전막이 직접 접촉되는 것을 방지할 수 있는 반도체 메모리 소자 제조 방법에 관한 것으로, 콘택홀 내부를 채우는 폴리실리콘 플러그를 NH4OH와 H2O의 혼합용액으로 일부 제거한 후 폴리실리콘 플러그 상에 Ti막을 증착하고 열처리하여 Ti 실리사이드를 형성한 다음, TiN막을 증착하고 화학적 기계적 연마를 실시하여 확산방지막을 형성하는데 특징이 있다. 이에 따라, 확산방지막이 콘택홀 내부에만 형성되어 이후에 형성되는 고유전막과 확산방지막의 접촉을 원천적으로 방지함으로써 접촉 저항이 우수하며 고유전 특성 저하를 방지하여 신뢰성 높은 캐패시터를 제조할 수 있게 된다.

Description

확산방지막과 유전막의 접촉을 방지할 수 있는 반도체 메모리 소자 제조 방법{METHOD FOR FORMING SEMICONDUCTOR MEMORY DEVICE CAPABLE OF PREVENTING CONTACT OF DIFFUSION BARRIER AND DIELECTRIC LAYER}
본 발명은 반도체 메모리 소자 제조 분야에 관한 것으로, 특히 캐패시터의 유전막과 폴리실리콘 플러그 상에 형성되는 확산방지막의 직접 접촉을 방지할 수 있는 캐패시터 제조 방법에 관한 것이다.
현재 반도체 메모리 소자는 크게 읽기/쓰기(read/write) 메모리와 읽기 전용메모리(ROM)로 구분할 수 있다. 특히 읽기/쓰기 메모리는 다이나믹램(Dynamic RAM, 이하 DRAM이라 칭함)과 스태틱램(static RAM)으로 나뉘어진다.
DRAM은 1개의 트랜지스터(transistor)와 1개의 캐패시터가 단위 셀(unit cell)을 이루어 집적도에서 가장 앞서고 있는 소자이다.
반도체 소자의 집적도가 1 기가(Giga) DRAM(dynamic random access memory)급 이상으로 증가됨에 따라 캐패시터의 고 정전용량이 요구된다. 종래의 축전물질로 이용되는 산화규소막과 질화규소막의 적층구조 또는 탄탈륨산화막(Ta2O5)으로는 요구되는 정전용량에 대응할 수 없게 되어 (Ba,Sr)TiO3(BST)와 같이 보다 높은 유전상수를 갖는 물질의 박막을 유전막으로 이용하려는 시도가 이루어지고 있다.
고 유전율막을 적용한 캐패시터에서, 요구되는 우수한 특성을 나타내기 위해서는 고유전율막 상하부에 내산화성이 강한 백금막(Pt막) 등으로 전극을 형성해야한다. 특히 하부전극으로 백금막을 사용할 경우에는 전하 저장(storage)을 위한 하부전극의 열 안정성을 유지하기 위하여 백금막과 다결정실리콘 플러그(plug) 사이에 백금과 실리콘의 반응을 억제하기 위한 확산방지막의 사용이 필수적이다.
첨부된 도면 도1a 내지 도1d를 참조하여 종래 기술에 따른 캐패시터 제조 방법을 상세히 설명한다.
도1a는 반도체 기판(10) 상에 층간절연을 위하여 형성된 산화막(11)을 선택적으로 식각하여 콘택홀을 형성하고, 콘택홀 내에 폴리실리콘 플러그(poly silicon plug)(12)를 형성한 상태를 보이고 있다.
도1b는 플러그(12) 형성이 완료된 전체 구조 상에 확산방지막을 이룰 Ti막(13) 및 TiN막(14)을 형성하고, TiN막(14) 상에 하부전극 형성을 위한 제1 Pt막(15)을 형성한 상태를 나타내고 있다.
도1c는 마스크 공정에 의해서 제1 Pt막(15), TiN막(14) 및 Ti막(13)을 패터닝하여 하부전극(15A) 그리고 TiN막(14) 및 Ti막(13)으로 이루어지는 확산방지막 패턴을 형성한 것을 보이고 있다.
도1d는 하부전극(15A) 형성이 완료된 전체 구조 상에 BST 등의 고유전막(17) 및 상부전극을 이루는 제2 Pt막(17)을 형성한 상태를 보이고 있다.
전술한 바와 같은 종래 기술에 따라 형성된 캐패시터에서는 도1d의 'A'와 같이 TiN막(14) 및 Ti막(13)으로 이루어지는 확산방지막과 BST 등의 고유전막(17)이 직접 접촉된다.
이와 같은 구조에서 고유전막(17) 열처리(anneal) 과정 중 산소 확산에 의해 Ti/TiN 확산방지막에 TiOx가 형성된다. TiOx형성을 억제하기 위해서는 열처리 공정 온도 조건에 대한 제한이 필요하고, 이에 따라 후속 열처리에 의한 유전 특성 향상에 한계가 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 폴리실리콘 플러그와 하부전극 사이에 형성되는 확산방지막과 고유전막이 직접 접촉되는 것을 방지할 수 있는 반도체 메모리 소자 제조 방법을 제공하는데 그 목적이 있다.
도1a 내지 도1d는 종래 기술에 따른 반도체 메모리 소자 제조 공정 단면도,
도2a 내지 도2f는 본 발명의 일실시예에 따른 반도체 메모리 소자 제조 공정 단면도.
*도면의 주요부분에 대한 도면 부호의 설명*
21: 산화막 22: 폴리실리콘 플러그
23: Ti 실리사이드층 24: TiN막
25A: Pt 하부전극 26:(Ba,Sr)TiO3유전막
27: Pt 상부전극
상기와 같은 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 형성된 산화막을 선택적으로 식각하여 콘택홀을 형성하는 제1 단계; 상기 콘택홀 내부를 채우는 폴리실리콘 플러그를 형성하는 제2 단계; 상기 폴리실리콘 플러그의 일부를 NH4OH와 H2O의 혼합용액으로 습식식각하여 제거하는 제3 단계; 상기 폴리실리콘 플러그 상에 Ti 실리사이드층을 형성하는 제4 단계; 상기 제4 단계가 완료된 전체 구조 상에 TiN막을 형성하는 제5 단계; 상기 산화막이 노출될 때까지 상기 TiN막을 연마하여 상기 폴리실리콘 플러그 상의 상기 콘택홀 내에 상기 TiN막을 잔류시키는 제6 단계; 상기 산화막 및 상기 TiN막을 덮는 하부전극을 형성하는 제7 단계; 및 상기 하부전극 상에 유전막 및 상부전극을 형성하는 제8 단계를 포함하는 반도체 메모리 소자 제조 방법을 제공한다.
본 발명은 캐패시터 유전막으로 (Ba,Sr)TiO3(BST) 등의 고유전막을 이용하며 Pt 하부전극과 폴리실리콘 플러그 사이에 확산방지막을 구비하는 반도체 메모리 소자 제조 방법에 있어서, 콘택홀 내부를 채우는 폴리실리콘 플러그를 NH4OH와 H2O의 혼합용액으로 일부 제거(recess)한 후 폴리실리콘 플러그 상에 Ti막을 증착하고 열처리하여 Ti 실리사이드(TiSix)를 형성한 다음, TiN막을 증착하고 화학적 기계적 연마를 실시하여 확산방지막을 형성하는데 특징이 있다. 이에 따라, 확산방지막이 콘택홀 내부에만 형성됨으로써 이후에 형성되는 BST막과 확산방지막의 접촉을 원천적으로 방지하여 접촉 저항이 우수하며 고유전 특성 저하를 방지하여 신뢰성 높은 캐패시터를 제조할 수 있게 된다.
다음의 표1은 NH4OH와 H2O의 혼합용액(수산화암모늄 수용액)과 SC-1 용액(NH4OH, H2O2및 H2O의 혼합용액)의 식각률을 비교하여 나타낸 것이다.
NH4OH:H2O2:H2O=1:1:5 80 ℃ NH4OH:H2O=1:665 ℃ NH4OH:H2O=1:2065 ℃
폴리실리콘막의습식식각률 12 Å/분 200 Å/min 이상 200 Å/min 이상
BPSG의 습식식각률 80 Å/min 75 Å/min 53 Å/min
BPSG에 대한 폴리실리콘막의 습식식각률 0.15 2.67 이상 3.77 이상
열산화막의 습식식각률 3 Å/min 0.2 Å/min 0.1 Å/min
열산화막에 대한폴리실리콘막의습식식각률 4 1000 이상 2000 이상
NH4OH와 H2O 혼합용액은 산화막에 대한 폴리실리콘막의 습식식각 선택비가 우수하다. 이러한 혼합용액을 사용한 습식식각에서 열산화막(thermal oxide)의 경우에는 폴리실리콘막:산화막의 식각률이 100:1 이상으로 산화막 보다 폴리실리콘막이 많이 식각되고 BPSG(borophospho silicate glass)의 경우에도 폴리실리콘막:BPSG막의 식각률이 3:1 이상으로 BPSG막 보다 폴리실리콘막이 많이 식각된다.
따라서, 이러한 용액을 이용한 습식식각으로 산화막을 통하는 콘택홀 내부에 형성된 폴리실리콘막을 선택적으로 제거할 수 있다.
이하, 첨부된 도면 도2a 내지 도2f를 참조하여 본 발명의 실시예에 따른 캐패시터 제조 방법을 상세히 설명한다.
먼저, 도2a에 도시한 바와 같이 반도체 기판(20) 상에 층간절연을 위하여 형성된 산화막(21)을 선택적으로 건식식각하여 반도체 기판(20)을 노출시키는 콘택홀을 형성하고, 화학기상증착법으로 전체 구조 상에 도핑된 폴리실리콘막을 형성하고 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP라 함)하여 콘택홀 내에만 남도록 함으로써 폴리실리콘 플러그(22)를 형성한다. 이어서, NH4OH:H2O가 1:2 내지 1:200 비율로 혼합된 혼합용액을 이용하여 30 ℃ 내지 90 ℃ 온도에서 콘택홀 내의 폴리실리콘 플러그(22) 일부를 제거한다.
다음으로, 도2b에 도시한 바와 같이 폴리실리콘 플러그(22) 상의 자연산화막(도시하지 않음)을 제거하고, 전체 구조 상에 100 Å 내지 300 Å 두께의 Ti막(도시하지 않음)을 증착하고 500 ℃ 내지 900 ℃ 온도에서 열처리하여 폴리실리콘 플러그(22) 상에 Ti 실리사이드층(TiSi2)(23)을 형성한 다음, H2SO4와 H2O의 혼합용액을 사용하여 잔류하는 Ti막을 제거한다.
다음으로, 도2c에 도시한 바와 같이 전체 구조 상에 스퍼터링(sputtering)법으로 TiN막(24)을 증착하고 상기 산화막(21)이 노출될 때까지 CMP 공정을 실시하여 TiN막(24)이 콘택홀 내부에만 남도록 함으로써 Ti/TiN 적층구조의 확산방지막을 형성한다.
다음으로, 도2d에 도시한 바와 같이 확산방지막 형성이 완료된 전체 구조 상에 스퍼터링법으로 하부전극을 이룰 제1 Pt막(25)을 1000 Å 내지 3000 Å 두께로 형성하고, 이어서 도2e에 도시한 바와 같이 제1 Pt막을 패터닝하여 Pt 하부전극(25A)을 형성한다.
다음으로, 도2f에 도시한 바와 같이 하부전극 상에 300 Å 내지 500 Å 두께의 (Ba,Sr)TiO3유전막(26)을 형성하고, 유전막(26) 상에 스퍼터링법으로 Pt 상부전극(27)을 형성한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 확산방지막과 유전막 사이의 접촉 가능성을 최소화하여 유전 특성이 우수한 캐패시터를 제조할 수 있다.

Claims (4)

  1. 반도체 메모리 소자 제조 방법에 있어서,
    반도체 기판 상에 형성된 산화막을 선택적으로 식각하여 콘택홀을 형성하는 제1 단계;
    상기 콘택홀 내부를 채우는 폴리실리콘 플러그를 형성하는 제2 단계;
    상기 폴리실리콘 플러그의 일부를 NH4OH와 H2O의 혼합용액으로 습식식각하여 제거하는 제3 단계;
    상기 폴리실리콘 플러그 상에 Ti 실리사이드층을 형성하는 제4 단계;
    상기 제4 단계가 완료된 전체 구조 상에 TiN막을 형성하는 제5 단계;
    상기 산화막이 노출될 때까지 상기 TiN막을 연마하여 상기 폴리실리콘 플러그 상의 상기 콘택홀 내에 상기 TiN막을 잔류시키는 제6 단계;
    상기 산화막 및 상기 TiN막을 덮는 하부전극을 형성하는 제7 단계; 및
    상기 하부전극 상에 유전막 및 상부전극을 형성하는 제8 단계
    를 포함하는 반도체 메모리 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 하부전극 및 상기 하부전극 각각을 Pt막으로 형성하고,
    상기 유전막을 (Ba,Sr)TiO3으로 형성하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제3 단계는,
    NH4OH:H2O가 1:2 내지 1:200 비율로 혼합된 혼합용액을 이용하여 30 ℃ 내지 90 ℃ 온도에서 실시하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
  4. 제 3 항에 있어서,
    제4 단계는,
    상기 제3 단계가 완료된 전체 구조 상에 Ti막을 증착하는 단계;
    열처리 공정을 실시하여 상기 폴리실리콘 플러그 상에 상기 Ti 실리사이드층을 형성하는 단계; 및
    H2SO4와 H2O의 혼합용액을 사용하여 잔류하는 Ti막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
KR1019990021709A 1999-06-11 1999-06-11 확산방지막과 유전막의 접촉을 방지할 수 있는 반도체 메모리 소자 제조 방법 KR20010002095A (ko)

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* Cited by examiner, † Cited by third party
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KR100680504B1 (ko) * 2004-06-30 2007-02-08 동부일렉트로닉스 주식회사 반도체 소자의 캐패시터의 제조방법

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