KR100318453B1 - 이리듐막및백금막의이중막구조의하부전극을갖는캐패시터형성방법 - Google Patents

이리듐막및백금막의이중막구조의하부전극을갖는캐패시터형성방법 Download PDF

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Abstract

본 발명은 산소확산 방지 특성을 향상시키고 누설전류의 증가를 방지할 수 있는 반도체 소자의 캐패시터 형성 방법에 관한 것으로, (Ba,Sr)TiO3등과 같이 고온 산소 분위기에서 형성되는 유전막을 갖는 캐패시터의 하부전극을 Ir막과 Pt막의 이중막으로 형성하여, 하부전극 상에 고온 산소 분위기에서 유전막을 증착하는 과정에서 산소의 확산을 방지하며 누설전류의 증가를 방지하는 방법이다.

Description

이리듐막 및 백금막의 이중막 구조의 하부전극을 갖는 캐패시터 형성 방법{METHOD FOR FORMING CAPACITOR HAVING BOTTOM ELECTRODE FORMED BY Ir/Pt DOUBLE LAYER}
본 발명은 반도체 장치 제조 분야에 관한 것으로, 특히 고온 산소 분위기에서 증착되는 유전막을 갖는 캐패시터 형성 방법에 관한 것이다.
고집적 DRAM(dynamic random access memory) 소자를 이루는 캐패시터의 정전용량을 증가시키기 위하여 고유전 특성을 갖는 (Ba,Sr)TiO3막을 캐패시터의 유전막으로 사용한다.
첨부된 도면 도1은 종래 기술에 따른 캐패시터 형성 공정 단면도로서, 반도체 기판(10) 상에 형성된 절연막(11)을 선택적으로 제거하여 반도체 기판(10)을 노출시키는 콘택홀을 형성하고, 콘택홀 내에 폴리실리콘 플러그(plug)(12)를 형성한 후, 폴리실리콘 플러그(12)로부터 캐패시터의 하부전극으로 실리콘이 확산되는 것을 방지하기 위하여 Ti막(13) 및 TiN막(14)을 형성하고, TiN막(14) 상에 캐패시터의 하부전극을 이룰 Pt막(15)을 형성한 다음, Pt막(15), TiN막(14) 및 Ti막(13)을 패터닝하여 확산방지 패턴 및 하부전극 패턴을 형성하고, (Ba,Sr)TiO3유전막(16) 및 Pt 상부전극(17)을 형성한 것을 보이고 있다.
(Ba,Sr)TiO3막 증착은 고온의 산소 분위기에서 이루어지므로, 하부전극은 산소확산 방지 특성이 우수하여야 한다. 그러나, 캐패시터의 하부전극으로 선호되고 있는 Pt막은 산소에 대한 확산방지 특성이 없어 폴리실리콘의 확산방지막으로 사용되는 TiN, TaN, WN 등의 질화물(nitride)계 막이 산화되는 문제점이 있다. 이러한문제점을 해결하기 위하여 Pt막을 대신하여 Ir막을 형성하고 450 ℃ 이상의 온도에서 Ir막을 산화시켜 산소 확산방지 특성이 우수한 IrO2막으로 하부전극을 형성하고 있다. 그러나, IrO2막과 같은 산화물 전극은 (Ba,Sr)TiO3막과 일함수(work function) 차이가 작아 누설전류가 증가하는 단점이 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 산소확산 방지 특성을 향상시키고 누설전류의 증가를 방지할 수 있는, 반도체 소자의 캐패시터 형성 방법을 제공하는데 그 목적이 있다.
도1은 종래 기술에 따른 캐패시터 형성 공정 단면도
도2a 내지 도2d는 본 발명의 일실시예에 따른 캐패시터 형성 공정 단면도
* 도면의 주요 부분에 대한 도면 부호의 설명
20: 반도체 기판 21: 절연막
22: 폴리실리콘 플러그 23: Ti막
24: TiN막 25: TiNO막
26: TiSix막 27: Ir막
28, 31: Pt막 29: (Ba, Sr) TiO3막
30: IrO2막
상기 목적을 달성하기 위한 본 발명은 반도체 기판 상에 형성된 콘택홀을 통하여 상기 반도체 기판과 연결된 폴리실리콘 플러그상에 Ti/TiN의 적층막으로 이루어지는 확산방지막을 형성하는 제1 단계; 산소 분위기에서 급속열처리하여 상기 폴리실리콘 플러그와 상기 Ti막의 경계면에 TiSix막을 형성함과 동시에 상기 TiN막 표면에 TiNO막을 형성하는 제2 단계; 상기 Ti/TiN/TiNO의 적층막상에 Ir/Pt의 적층막으로 이루어지는 하부전극을 형성하는 제3 단계; 상기 Pt막상에 유전막을 형성하면서, 상기 Pt막과 상기 Ir막 경계면에 IrO2막을 형성하는 제4 단계; 및 상기 유전막 상에 상부전극을 형성하는 제5 단계를 포함하여 이루어짐을 특징으로 한다.
본 발명은 (Ba,Sr)TiO3등과 같이 고온 산소 분위기에서 형성되는 유전막을 갖는 캐패시터의 하부전극을 Ir막과 Pt막의 이중막으로 형성하여, 하부전극 상에 고온 산소분위기에서 유전막을 증착하는 과정에서 산소의 확산을 방지하며 누설전류의 증가를 방지하는 방법이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도2a 내지 도2d는 본 발명의 일실시예에 따른 캐패시터 형성 공정 단면도이다.
먼저, 도2a에 도시한 바와 같이 반도체 기판(20) 상에 형성된 절연막(21)을 선택적으로 제거하여 반도체 기판(20)을 노출시키는 콘택홀을 형성하고, 전체 구조 상에 500 Å 내지 3000 Å 두께의 폴리실리콘막을 화학기상증착법으로 형성하고, 폴리실리콘막을 화학적 기계적 연마법(chemical mechanical polishing)으로 연마하여 콘택홀 내에 폴리실리콘 플러그(22)를 형성한다.
이어서, 전체 구조 상에 스퍼터링(sputtering) 방법으로 200 Å 내지 300 Å 두께의 Ti막(23) 및 500 Å 내지 1000 Å 두께의 TiN막(24)을 형성하고, 600 ℃ 내지 700 ℃의 온도의 산소분위기에서 10초 내지 30초 동안 급속열처리 공정을 실시하여 Ti(23)과 폴리실리콘 플러그(22) 경계면에 TiSix막(26)을 형성함과 동시에 TiN막(24) 상에 TiNO막(25)을 형성한다. 상기 TiNO막(25)은 폴리실리콘 플러그(22)로부터 캐패시터의 하부전극으로 실리콘이 확산되는 것을 방지한다.
다음으로, 도2b에 도시한 바와 같이 TiNO막(25) 상에 100 Å 내지 500 Å 두께의 Ir막(27) 및 제1 Pt막(28)을 차례로 형성한다. 상기 Ir막(27)은 TiN막(24)이 산화되는 것을 방지하기 위하여 스퍼터링 방법으로 형성되고, 상기 제1 Pt막(28)은 스퍼터링 방법으로 기판 온도가 500 ℃ 내지 600 ℃인 조건에서 500 Å 내지 1000 Å 두께로 형성된다.
이어서, 도2c에 도시한 바와 같이 제1 Pt막(28), Ir막(27), TiNO막(25), TiN막(24) 및 Ti막(23)을 패터닝하여, TiNO막(25), TiN막(24) 및 Ti막(23)으로 이루어지는 확산방지 패턴 및 제1 Pt막(28) 및 Ir막(27)으로 이루어지는 하부전극 패턴을 형성한다.
다음으로, 도2d에 도시한 바와 같이 확산방지 패턴 및 하부전극 패턴 형성이 완료된 전체 구조 상에 300 Å 내지 2000 Å 두께의 (Ba,Sr)TiO3막(29)을 450 ℃ 내지 550 ℃의 기판 온도에서 MOCVD(metal organic chemical vapor deposition) 방법으로 증착하고, (Ba,Sr)TiO3막(29) 상에 500 Å 내지 3000 Å 두께의 제2 Pt막(31)을 형성한다. 상기 (Ba,Sr)TiO3막(29)을 증착하는 고온 산소분위기에서 제1 Pt막(28)을 통하여 확산된 산소가 Ir막(27)과 반응하여 Ir막(27)과 Pt막(28) 계면에 IrO2막(30)이 형성되어 TiN막(24)이 산화되는 것을 방지할 수 있다.
이어서, 제2 Pt막(31) 및 (Ba,Sr)TiO3막(29)을 패터닝하여 캐패시터를 형성한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 고온 산소분위기에서 형성되는 유전막을 갖는 캐패시터의 하부전극을 Pt막 및 Ir막의 이중막으로 형성하여, 하부전극 상에 유전막을 형성하는 과정에서 Pt막을 통하여 확산된 산소가 Ir막과 반응되도록 함으로써 Ir막 하부의 질화물계막이 산화되는 것을 방지할 수 있다. 또한, 유전막과 산화 이리듐막 사이에 Pt막이 위치하도록 함으로써 누설전류의 증가를 방지할 수 있어 소자의 신뢰성을 향상시킬 수 있다.

Claims (6)

  1. 반도체소자의 캐패시터 형성 방법에 있어서,
    반도체 기판 상에 형성된 콘택홀을 통하여 상기 반도체 기판과 연결된 폴리실리콘 플러그상에 Ti/TiN의 적층막으로 이루어지는 확산방지막을 형성하는 제1 단계;
    산소 분위기에서 급속열처리하여 상기 폴리실리콘 플러그와 상기 Ti막의 경계면에 TiSix막을 형성함과 동시에 상기 TiN막 표면에 TiNO막을 형성하는 제2 단계;
    상기 Ti/TiN/TiNO의 적층막상에 Ir/Pt의 적층막으로 이루어지는 하부전극을 형성하는 제3 단계;
    상기 Pt막상에 유전막을 형성하면서, 상기 Pt막과 상기 Ir막 경계면에 IrO2막을 형성하는 제4 단계; 및
    상기 유전막 상에 상부전극을 형성하는 제5 단계
    를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
  2. 제 1 항에 있어서,
    상기 제4 단계에서,
    상기 유전막을 (Ba,Sr)TiO3막으로 형성하는 반도체 소자의 캐패시터 형성 방법.
  3. 제 2 항에 있어서,
    상기 (Ba,Sr)TiO3막을 MOCVD(metal organic chemical vapor deposition) 방법으로 450 ℃ 내지 550 ℃의 기판 온도에서 300 Å 내지 2000 Å 두께로 형성하는 반도체 소자의 캐패시터 형성 방법.
  4. 제 1 항에 있어서,
    상기 제2 단계에서,
    600 ℃ 내지 700 ℃의 온도에서 10초 내지 30초 동안 급속 열처리를 실시하여 상기 TiSix막을 형성하는 반도체 소자의 캐패시터 형성 방법.
  5. 제 1 항에 있어서,
    상기 제3 단계에서,
    상기 Pt막을,
    기판 온도가 500 ℃ 내지 600 ℃인 조건에서 스퍼터링 방법으로, 500 Å 내지 1000 Å 두께로 형성하는 반도체 소자의 캐패시터 형성 방법.
  6. 제 2 항 또는 제 3 항에 있어서,
    상기 제5 단계에서,
    상기 (Ba,Sr)TiO3막 상에, 상기 상부전극으로서 500 Å 내지 3000 Å 두께의 Pt막을 형성하는 반도체 소자의 캐패시터 형성 방법.
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