KR100447972B1 - 반도체 소자의 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 고유전율의 유전체 및 Pt 전극이 적용된 캐패시터에서의 산소 확산에 의한 특성 열화를 방지하기 위한 캐패시터 형성방법을 개시한다. 개시된 본 발명의 캐패시터 형성방법은, 반도체 기판 상에 제1콘택홀을 갖는 산화막을 형성하는 단계; 상기 제1콘택홀 내에 리세스되게 폴리실리콘 플러그를 형성하는 단계; 상기 폴리실리콘 플러그 상에 TiSix막을 증착하는 단계; 상기 TiSix막 상에 TiN막을 형성하는 단계; 상기 TiN막 내에 입계를 따라 산소가 들어가 박막의 산화층이 형성되도록 상기 결과물을 N2에 소량의 O2를 첨가하여 열처리하는 단계; 상기 열처리된 TiN막 상에 Al막을 증착하는 단계; 상기 기판 결과물을 열처리하여 TiN막과 Al막의 계면에 Ti-Al-N층을 형성하는 단계; 상기 Ti-Al-N층이 노출되도록 TiN막과 미반응하여 잔류된 Al막을 제거하는 단계; 상기 Ti-Al-N층을 포함한 제1절연막 상에 상기 Ti-Al-N층을 노출시키는 제2콘택홀을 갖는 절연막을 형성하는 단계; 상기 제2콘택홀 내에 Pt막을 증착하여 하부전극을 형성하는 단계; 상기 절연막을 제거하는 단계; 및 상기 하부전극 상에 유전체막 및 상부전극을 차례로 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 캐패시터 형성방법{METHOD FOR FORMING CAPACITOR OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 보다 상세하게는, 고유전율의 유전체 및 Pt 전극이 적용된 캐패시터에서의 산소 확산에 의한 특성 열화를 방지하기 위한 캐패시터 형성방법에 관한 것이다.

캐패시터는 디램과 같은 메모리 소자에서 데이터를 저장하는 기억 장소로서 기능하며, 하부전극과 상부전극 사이에 유전체막이 개재된 구조를 갖는다. 이러한 캐패시터에 있어서, 그 용량은 전극 표면적과 유전체막의 유전율에 비례하며, 전극들간의 간격에 반비례한다.

따라서, 캐패시터의 용량 증대를 위해서는 유전율이 큰 유전체막을 사용하거나, 전극 표면적의 확대 및 전극들간의 간격을 줄이는 것이 필수적인데, 상기 전극들간의 간격, 즉, 유전체막의 두께를 줄이는 것은 그 한계가 있는 바, 캐패시터에 대한 기술 개발은 유전율이 큰 유전 물질에 대해서, 그리고, 전극 표면적을 증가시키는 방식으로 진행되고 있으며, 아울러, 최근에 들어서는 전극 물질의 변경도 이루어지고 있다.

예컨데, 유전체막으로서는 기존의 ONO 대신에 TaOx 및 BST(Ba-Sr-TiOx)가 차세대 재료로 부각되고 있으며, 아울러, 전극 물질로서는 Pt, Ir, Ru, IrOx, RuOx 등이 고려되고 있다. 특히, 상기 전극 물질들 중에서 Pt은 산소에 의한 산화물을 형성하지 않으며, 아울러, 전기적 특성면에서 안정적이기 때문에 차세대 전극 물질로서 많이 연구되고 있다.

종래 기술에 따른 캐패시터 형성 공정은 다음과 같다.

우선, 공지의 공정에 따라 비트라인이 형성된 반도체 기판 상에 폴리실리콘막의 증착 및 에치백(etch back)을 수행하고, 이어서, 랜딩 플러그 콘택(Landing Plug Contact) 마스크 및 식각 공정을 수행하여 폴리실리콘 플러그를 형성한다. 그런다음, HDP 산화막의 증착 및 이에 대한 CMP(Chemical Mechanical Polishing)를수행한다.

그 다음, 상기 폴리실리콘 플러그에 대한 추가 식각을 수행하여 그 표면을 리세스(recess)시키고, 이어, 콘택 저항을 낮추기 위해 리세스된 폴리 플러그 상에 Ti 증착 및 열처리를 통해 TiSix막을 형성하며, 그런다음, 상기 TiSix막 상에 확산방지막의 형성을 위한 TiN 증착 및 CMP를 행한다.

다음으로, 캡 산화막의 증착 및 선택적 식각을 통해 캐패시터 형성 영역을 한정하고, 그런다음, Pt로 이루어진 하부전극과 TaOx 또는 BST로 이루어진 유전체막 및 상기 Pt를 포함한 소정의 금속으로 이루어진 상부전극을 차례로 형성하여 캐패시터를 완성한다.

그러나, 전술한 바와 같이 캐패시터 하부전극 물질로서 Pt가 적용된 경우, TiN의 확산방지막이 형성되었더라도, 후속하는 고온 열공정 동안에 상기 Pt를 통한 산소의 확산이 일어나서 TiN막의 산화가 이루어지게 되고, 이에 따라, TiN막의 표면에 TiOx층이 형성되며, 이러한 TiSix층이 일종의 직렬 캐패시터를 형성하게 됨으로써 실제 유전체막의 유전율이 크게 저하되는 결과가 초래된다. 또한, 상기 산소 원자에 의한 산화는 TiN막은 물론 TiSix막에까지 일어나기 때문에 콘택 저항이 크게 증가하게 되며, 결국, 캐패시터의 전기적 특성 열화가 초래된다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 산소 원자의 확산에 기인하는 전기적 특성 열화를 방지할 수 있는 캐패시터 형성방법을 제공함에 그 목적이 있다.

도 1a 내지 도 1e는 본 발명의 실시예에 따른 캐패시터 형성방법을 설명하기 위한 각 공정별 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

1 : 반도체 기판 2 : HDP 산화막

3 : 폴리실리콘 플러그 4 : TiSix막

5 : TiN막 6 : Al막

7 : Ti-Al-N층 8 : 절연막

9 : 하부전극 10 : 유전체막

11 : 상부전극 20 : 캐패시터

상기와 같은 목적을 달성하기 위한 본 발명의 캐패시터 형성방법은, 반도체 기판 상에 제1콘택홀을 갖는 산화막을 형성하는 단계; 상기 제1콘택홀 내에 리세스되게 폴리실리콘 플러그를 형성하는 단계; 상기 폴리실리콘 플러그 상에 TiSix막을 증착하는 단계; 상기 TiSix막 상에 TiN막을 형성하는 단계; 상기 TiN막 내에 입계를 따라 산소가 들어가 박막의 산화층이 형성되도록 상기 결과물을 N2에 소량의 O2를 첨가하여 열처리하는 단계; 상기 열처리된 TiN막 상에 Al막을 증착하는 단계; 상기 기판 결과물을 열처리하여 TiN막과 Al막의 계면에 Ti-Al-N층을 형성하는 단계; 상기 Ti-Al-N층이 노출되도록 TiN막과 미반응하여 잔류된 Al막을 제거하는 단계; 상기 Ti-Al-N층을 포함한 제1절연막 상에 상기 Ti-Al-N층을 노출시키는 제2콘택홀을 갖는 절연막을 형성하는 단계; 상기 제2콘택홀 내에 Pt막을 증착하여 하부전극을 형성하는 단계; 상기 절연막을 제거하는 단계; 및 상기 하부전극 상에 유전체막 및 상부전극을 차례로 형성하는 단계를 포함하는 것을 특징으로 한다.

여기서, 상기 TiN막을 내에 박막의 산화층을 형성하기 위한 열처리는, RTP 방식, 또는, 퍼니스 방식으로 수행한다.또한, 상기 Al막은 PVD 방식에 따라 산화막 및 TiN막 상에 증착하거나, 또는, DMAH 및 DMEAA의 전구체를 이용한 CVD 방식으로 상기 제1콘택홀 내의 TiN막 상에만 선택적으로 증착한다.게다가, 상기 미반응하여 잔류된 Al막을 제거하는 단계는 HF 또는 BOE 용액을 이용한 습식 식각 공정으로 수행한다.

본 발명에 따르면, 확산방지막인 TiN막 상에 Al막을 추가 형성함으로써, 산소 원자의 확산을 방지할 수 있으며, 이에 따라, 캐패시터의 전기적 특성 저하를 방지할 수 있다.

(실시예)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.

도 1a 내지 도 1e는 본 발명의 실시예에 따른 캐패시터 형성방법을 설명하기 위한 각 공정별 평면도이다.

도 1a를 참조하면, 트랜지스터 및 비트라인을 포함한 소정의 하부패턴(도시안됨)이 형성된 반도체 기판(1) 상에 HDP 산화막(2)을 형성한다. 그런다음, 상기 HDP 산화막(2)의 일부분을 선택적으로 식각하여 캐패시터용 플러그 형성 영역을 한정하는 제1콘택홀을 형성한 상태에서, 상기 제1콘택홀 내에 폴리실리콘을 매립시켜 캐패시터용 폴리실리콘 플러그(3)를 형성하고, 이어, 상기 폴리실리콘 플러그(3)에 대한 추가 식각을 행하여 그 표면을 리세스(recess)시킨다.

도 1b를 참조하면, 상기 리세스된 폴리실리콘 플러그(3) 상에 콘택 저항의증가를 방지하기 위해 TiSix막(4)을 증착한다. 그런다음, 상기 결과물 상에 확산방지막으로서 TiN막(5)을 증착하고, 상기 TiN막(5)이 제1콘택홀 내에만 잔류되도록 CMP 공정으로 연마한다. 여기서, 상기 TiN막(5)은 CVD 또는 PVD 방식에 따라 증착하며, 그 증착 후에는 입계 내로 산소가 들어가 박막의 산화층이 형성될 수 있도록 RTP(Rapid Thermal Process) 방식으로 N2에 소량의 O2를 첨가하여 열처리하거나, 또는, 퍼니스(furnace)에서 N2 분위기로 소량의 O2를 첨가하여 열처리한다. 또한, 상기 TiN막(5)은 제1콘택홀 내에만 잔류되도록 CMP하며, 이때, 상기 CMP 과정에서 TiN막(5)의 표면에 형성된 산화막은 제거된다.

도 1c를 참조하면, 상기 TiN막(5) 및 HDP 산화막(2) 상에 PVD 방식에 따라 Al막(6)을 증착하고, Al 원자가 입계내로 확산되도록 이 결과물에 대해 열공정을 수행하여 상기 Al막(6)과 TiN막(5)의 계면에 Ti-Al-N층(7)을 형성한다. 여기서, 상기 Al막(6)은 PVD 방식에 따라 상기 TiN막(5) 및 HDP 산화막(2) 상에 형성하였지만, DMAH 또는 DMEAA의 전구체를 이용한 CVD 방식으로 제1콘택홀 내의 TiN막(5) 상에만 선택적으로 증착되도록 하는 것도 가능하다.

도 1d를 참조하면, 반응하지 않고 잔류된 Al막을 HF 또는 BOE 용액을 이용한 습식 식각으로 제거한다. 여기서, 상기 습식 식각은 BOE 또는 HF 등이 첨가된 세정액을 이용하여 수행하며, 특히, Al막과 TiN막의 선택비를 크게 유지하는 케미컬 조성 조건으로 상기 Al만이 제거되도록 한다.

상기 결과물 상에 절연막(8)을 증착한 상태에서, 그의 일부분을 선택적으로 식각하여 상기 Tl-Al-N층(7)을 노출시키면서 캐패시터 하부전극 형성 영역을 한정하는 제2콘택홀을 형성한다. 그런다음, 상기 Ti-Al-N층(7)을 씨드(seed)로 이용하는 ECD(Electro Chemical Deposition) 방식으로 상기 제2콘택홀 내에 Pt막을 선택적으로 증착함으로써, 상기 Pt로 이루어진 캐패시터 하부전극(9)을 형성한다.

도 1e를 참조하면, HF 또는 BOE 용액을 이용한 습식 식각 공정에 통해 상기 절연막을 제거한다. 그런다음, 상기 캐패시터 하부전극(9) 상에 TaOx 또는 BST와 같은 고유전율의 유전체막(10)을 증착하고, 이어서, 상기 유전체막(10) 상에 캐패시터 상부전극(11)을 형성하여 본 발명의 캐패시터(20)를 완성한다.

상기와 같은 본 발명의 실시예에 있어서, 확산방지막인 TiN막 상에 Al막을 증착한 후에 열공정을 수행하게 되면, 전술한 바와 같이, Al 원자가 TiN 입계를 통해 확산하게 되고, 그리고, 상기 Al 원자가 확산해 들어가면서 TiN막과 Al막의 계면에 Ti-Al-N층을 형성하게 된다.

여기서, TiN막을 확산방지막으로 사용할 때 중요하게 고려할 것은 TiN 입계를 산소 원자로 부분적으로 산화시켜 소위 "스터프드(stuffed) TiN"을 만드는 것과, 이러한 입계를 Al 원자들이 확산해 들어가도록 하여 입계에 AlOx 화합물이 형성되도록 하는 것이다.

이때, 입계에 형성된 AlOx막은 후속하는 열공정에서 산소 원자가 TiN의 확산방지막을 통해 확산하는 것을 막아주게 되며, 따라서, TiN막 자체 및 TiSix막의 산화에 의한 열화를 억제한다. 또한, Al과의 반응에 의해 형성된 Ti-Al-N층은 TiN막에 비해 내산화 특성이 우수하기 때문에 표면에 산화막 형성을 억제할 수 있으며, 따라서, TiN막 표면에의 TiOx막 형성을 억제할 수 있어서, 이에 따른 유전율 저하를 방지할 수 있게 된다.

결국, 본 발명에서와 같이, TiN막 상에 Al막을 형성한 후에 열처리를 통해 상기 TiN막 상에 Ti-Al-N층을 형성시켜 주면, 상기 Ti-Al-N층이 산화시에 박막의 치밀한 AlOx막을 형성시킴으로써, 산소의 추가 확산을 크게 억제하게 되고, 특히, 상기 AlOx막은 그 형성 두께가 매우 얇아서 자체 유전율이 높기 때문에 상기 AlOx막 형성에 따른 직렬 캐패시터의 유전율 감소 현상이 나타나지 않게 되는 바, 확산방지막으로서 TiN막만을 적용하는 종래 기술과 비교해서 캐패시터 특성 열화를 크게 개선할 수 있다.

이상에서와 같이, 본 발명은 고유전율의 유전체막 및 Pt 전극이 적용된 캐패시터의 형성시에 확산방지막으로서 TiN막 이외에 Al막을 추가 형성한 후, 열처리를 행하여 상기 TiN막과 Al막의 계면에 Ti-Al-N층을 형성시킴으로써, 후속하는 열공정시에 산소 확산에 기인하는 TiN막의 산화 현상을 방지할 수 있으며, 이에 따라, 유전체막의 유전율 감소를 방지할 수 있는 바, 캐패시터의 특성 열화를 방지할 수 있다.

한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (6)

1. 삭제
2. 반도체 기판 상에 제1콘택홀을 갖는 산화막을 형성하는 단계;

   상기 제1콘택홀 내에 리세스되게 폴리실리콘 플러그를 형성하는 단계;

   상기 폴리실리콘 플러그 상에 TiSix막을 증착하는 단계;

   상기 TiSix막 상에 TiN막을 형성하는 단계;

   상기 TiN막 내에 입계를 따라 산소가 들어가 박막의 산화층이 형성되도록 상기 결과물을 N2에 소량의 O2를 첨가하여 열처리하는 단계;

   상기 열처리된 TiN막 상에 Al막을 증착하는 단계;

   상기 기판 결과물을 열처리하여 TiN막과 Al막의 계면에 Ti-Al-N층을 형성하는 단계;

   상기 Ti-Al-N층이 노출되도록 TiN막과 미반응하여 잔류된 Al막을 제거하는 단계;

   상기 Ti-Al-N층을 포함한 제1절연막 상에 상기 Ti-Al-N층을 노출시키는 제2콘택홀을 갖는 절연막을 형성하는 단계;

   상기 제2콘택홀 내에 Pt막을 증착하여 하부전극을 형성하는 단계;

   상기 절연막을 제거하는 단계; 및

   상기 하부전극 상에 유전체막 및 상부전극을 차례로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
3. 제 2 항에 있어서, 상기 TiN막 내에 박막의 산화층을 형성하기 위한 열처리는, RTP 방식 또는 퍼니스 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
4. 제 2 항에 있어서, 상기 Al막은 PVD 방식에 따라 TiN막 및 산화막 상에 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
5. 제 2 항에 있어서, 상기 Al막은 DMAH 또는 DMEAA의 전구체를 이용한 CVD 방식으로 상기 제1콘택홀 내의 TiN막 상에만 선택적으로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
6. 제 2 항에 있어서, 상기 미반응하여 잔류된 Al막을 제거하는 단계는,

   HF 또는 BOE 용액을 이용한 습식 식각 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.