KR100596777B1 - 반도체 소자의 캐패시터 형성방법 - Google Patents

반도체 소자의 캐패시터 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 캐패시터 형성방법을 개시한다. 개시된 본 발명의 방법은, 스토리지 노드 콘택이 형성된 반도체 기판 상에 식각정지용 질화막과 캡 산화막을 차례로 형성하는 단계; 상기 캡 산화막 및 식각정지용 질화막을 차례로 식각하여 스토리지 노트 콘택을 노출시키는 트렌치를 형성하는 단계; 상기 트렌치을 포함한 캡 산화막 상에 스토리지 노드용 폴리실리콘막을 형성하는 단계; 상기 스토리지 노드용 폴리실리콘막을 CMP하여 캡 산화막 상의 스토리지 노드용 폴리실리콘막을 제거하는 단계; 상기 캡 산화막 상부 및 스토리지 노드용 폴리실리콘막 상에 보쉬 공정(Bosch Process)을 사용하여 폴리머를 형성하는 단계; 상기 폴리머를 블랭킷 식각하여 캡 산화막 상부 및 스토리지 노드 콘택 상의 폴리머를 제거하는 단계; 상기 스토리지 노드 콘택 상의 스토리지 노드용 폴리실리콘막을 제거하는 단계; 상기 스토리지 노드용 폴리실리콘막 측벽의 폴리머를 제거하는 단계; 상기 스토리지 노드용 폴리실리콘막 표면에 반구형 실리콘을 형성하는 단계; 및 상기 표면에 반구형 실리콘이 형성된 스토리지 노드용 폴리실리콘막 상에 유전체막과 플레이트 노드를 차례로 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 캐패시터 형성방법{Method for forming capacitor of semiconductor device}
도 1은 종래 기술에 따른 캐패시터 형성방법의 문제점을 설명하기 위한 공정 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 반도체 기판 22 : 층간절연막
23 : 스토리지 노드 콘택 24 : 식각정지용 질화막
25 : 캡 산화막 26 : 트렌치
27 : 스토리지 노드용 폴리실리콘막 28 : 폴리머
본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 보다 상세하게는, 캐패시터 형성시 스토리지 노드 콘택 상의 폴리실리콘막을 선택적으로 제거함으로써 정전 용량 감소없이 캐패시터 하부 영역에서 유전체막이 얇게 형성되는 것 을 방지할 수 있는 캐패시터 형성방법에 관한 것이다.
반도체 메모리 소자의 수요가 급증함에 따라 고용량의 캐패시터를 얻기 위한 다양한 기술들이 제안되고 있다. 여기서, 캐패시터는 스토리지 노드(Storage Node)와 플레이트 노드(Plate Node) 사이에 유전체막(Dielectric)이 개재된 구조로서, 그 용량은 전극 표면적과 유전체막의 유전율에 비례하며, 전극들간의 간격, 즉, 유전체막의 두께에 반비례한다.
따라서, 고용량의 캐패시터를 얻기 위해서는 유전율이 큰 유전체막을 사용하거나, 전극 표면적을 확대시키거나, 또는, 전극들간의 거리를 줄이는 것이 요구된다. 그런데, 전극들간의 거리, 즉, 유전체막의 두께를 줄이는 것은 그 한계가 있는 바, 고용량의 캐패시터를 형성하기 위한 연구는 유전율이 큰 유전체막을 사용하거나, 또는, 전극 표면적을 넓히는 방식으로 진행되고 있다.
메모리 소자의 고집적화에 따라 소자 면적이 감소되고 있고, 이에 수반해서 캐패시터 면적 또한 감소되고 있다. 따라서, 면적 감소에 기인하는 캐패시터의 용량을 보상하기 위해 캐패시터 전극, 즉, 스토리지 노드의 높이는 상대적으로 높아지고 있는 추세이다.
종래 캐패시터 공정은 정전 용량을 증가시키기 위해 높이 증가 및 MPS막 성장을 최대화하고, 반도체 소자의 축소에 따른 셀 사이즈 감소 등으로 인해 캐패시터의 어스펙트(Aspect) 비율이 증가되어 CVD(Chemical Vapor Deposition) 방법으로는 유전체의 스탭 커버리지(Step-Coverage)가 낮아 ALD(Atomic Layer Deposition) 방법으로 전환하고 있다.
그러나, 내부 MPS막이 오목한(Concave) 구조를 갖는 캐패시터 구조에서는 셀 사이즈가 감소함에 따라 캐패시터의 하부 영역에서 성장된 MPS막 사이의 간격이 너무 좁아서 우수한 스탭 커버리지를 가지는 ALD 공정을 이용하더라도 유전체 박막 증착시 캐패시터의 하부 영역에서는 유전체막이 얇게 증착된다. 이렇게 유전체막이 얇게 증착되면, 누설 전류가 증가되고 이로 인해 디바이스 수율이 감소하게 된다.
상기와 같은 문제점으로 인해 MPS막의 크기가 감소하게 되면, 캐패시터의 하부 영역에 유전체막이 얇게 증착되는 문제점은 방지할 수 있으나, 스토리지 노드 영역의 MPS막의 크기가 감소하여 면적 감소에 의한 정전 용량이 감소되는 문제점이 발생하게 된다.
도 1은 내부 MPS막을 갖는 캐패시터 구조에서 ALD 방식을 사용하여 Al2O3를 증착한 도면으로서, "A"와 "B" 영역은 캐패시터의 동일한 하부 영역이지만 Al2O3 두께는 "B" 영역이 "A" 영역보다 70% 이상 얇게 증착됨을 알수 있다. 이는 "B" 영역에서 MPS막의 성장이 최대일 때, MPS막의 간격이 너무 좁아 Al2O3가 얇게 증착되기 때문이다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 캐패시터 형성시 스토리지 노드 콘택 상의 폴리실리콘막을 선택적으로 제거함으로써 정전 용량 감소없이 캐패시터 하부 영역에서 유전체막이 얇게 형성되는 것을 방지할 수 있는 캐패시터 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위해, 본 발명은 스토리지 노드 콘택이 형성된 반도체 기판 상에 식각정지용 질화막과 캡 산화막을 차례로 형성하는 단계; 상기 캡 산화막 및 식각정지용 질화막을 차례로 식각하여 스토리지 노트 콘택을 노출시키는 트렌치를 형성하는 단계; 상기 트렌치을 포함한 캡 산화막 상에 스토리지 노드용 폴리실리콘막을 형성하는 단계; 상기 스토리지 노드용 폴리실리콘막을 CMP하여 캡 산화막 상의 스토리지 노드용 폴리실리콘막을 제거하는 단계; 상기 캡 산화막 상부 및 스토리지 노드용 폴리실리콘막 상에 보쉬 공정(Bosch Process)을 사용하여 폴리머를 형성하는 단계; 상기 폴리머를 블랭킷 식각하여 캡 산화막 상부 및 스토리지 노드 콘택 상의 폴리머를 제거하는 단계; 상기 스토리지 노드 콘택 상의 스토리지 노드용 폴리실리콘막을 제거하는 단계; 상기 스토리지 노드용 폴리실리콘막 측벽의 폴리머를 제거하는 단계; 상기 스토리지 노드용 폴리실리콘막 표면에 반구형 실리콘을 형성하는 단계; 및 상기 표면에 반구형 실리콘이 형성된 스토리지 노드용 폴리실리콘막 상에 유전체막과 플레이트 노드를 차례로 형성하는 단계를 포함하는 것을 특징으로 한다.
여기에서, 상기 캡 산화막 상의 스토리지 노드용 폴리실리콘막을 제거하는 단계는 감광막 패턴을 사용하여 캡 산화막 상의 스토리지 노드용 폴리실리콘막을 제거하는 것을 특징으로 한다.
상기 폴리머를 블랭킷 식각하여 캡 산화막 상부 및 스토리지 노드 콘택 상의 폴리머를 제거하는 단계와 상기 스토리지 노드 콘택 상의 스토리지 노드용 폴리실리콘막을 제거하는 단계는 동일 챔버에서 수행하는 것을 특징으로 한다.
상기 반구형 실리콘을 형성하는 단계는 490∼550℃의 온도에서 아모포스 실리콘을 사용하여 600Å 이하의 두께로 형성하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면에 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정별 단면도이다.
도 2a에 도시된 바와 같이, 소정의 하지층을 덮도록 층간절연막(22)이 형성되고, 상기 층간절연막(22) 내에 스토리지 노드 콘택(23)이 형성된 반도체 기판(21)을 제공한다. 그 다음, 상기 스토리지 노드 콘택(23)이 형성된 기판 상에 식각정지용 질화막(24) 및 캡 산화막(25)을 차례로 형성한 다음, 상기 캡 산화막(25) 상에 스토리지 노드 형성 영역을 한정하는 감광막 패턴(미도시)을 형성한다.
이어서, 상기 감광막 패턴(미도시)을 식각 장벽으로 이용해서 캡 산화막(25) 및 식각정지용 질화막(24)을 차례로 식각하여 스토리지 노트 콘택을 노출시키는 트렌치(26)를 형성한 다음, 상기 트렌치(26)를 포함한 캡 산화막(25) 상에 스토리지 노드용 폴리실리콘막(27)을 형성한다.
도 2b에 도시된 바와 같이, CMP 공정 또는 감광막 패턴(미도시)을 사용하여 상기 캡 산화막(25) 상의 폴리실리콘막(27)을 제거한다. 이때, 감광막 패턴을 사용하지 않고 블랭킷(Blanket) 식각을 진행하게 되면, 캡 산화막 상부의 폴리실리콘막 과 스토리지 노드 콘택 상의 폴리실리콘막을 동시에 제거할 수 있으나, 캡 산화막 측벽의 폴리실리콘막도 제거되어 MPS막의 성장이 작아지는 문제가 발생할 수 있다.
도 2c에 도시된 바와 같이, 이온 및 화학적 반응을 억제하기 위해 보쉬 공정(Bosch Process)을 사용하여 상기 캡 산화막(25) 상부 및 스토리지 노드용 폴리실리콘막(27) 상에 폴리머(Polymer : 28)를 형성한다. 여기에서, 보쉬 공정은 식각 공정을 진행하기 전에 이온 및 화학적 반응 억제제(Inhibitor)를 측벽에 형성함으로써 스토리지 노드용 폴리실리콘막 측벽의 식각을 억제하는 비등방성 식각이 가능한 공정이다.
도 2d에 도시된 바와 같이, 상기 폴리머(28)를 블랭킷 식각하여 상기 스토리지 노드용 폴리실리콘막(27) 측벽의 폴리머(28)를 제외한 캡 산화막(25) 상부와 스토리지 노드 콘택(23) 상의 폴리머(28)를 제거한다. 이때, 스토리지 노드용 폴리실리콘막(27) 측벽의 폴리머(28)는 후속 공정에서 식각장벽으로 사용된다.
도 2e에 도시된 바와 같이, 실리콘 에천트(Etchant)를 사용하여 상기 스토리지 노드 콘택(23) 상의 스토리지 노드용 폴리실리콘막(27)을 제거한 다음, 세정 공정을 사용하여 상기 스토리지 노드용 폴리실리콘막(27) 측벽의 폴리머(28)를 제거한다.
그리고, 본 발명에서는 폴리머를 블랭킷 식각하여 캡 산화막 상부 및 스토리지 노드 콘택 상의 폴리머를 제거하는 공정과 스토리지 노드 콘택 상의 스토리지 노드용 폴리실리콘막을 제거하는 공정은 동일 챔버에서 수행한다.
이후, 도면에 도시되지 않았지만, 상기 스토리지 노드용 폴리실리콘막(27) 표면에 반구형 실리콘(미도시)을 형성한다. 이때, 반구형 실리콘을 형성하는 공정은 490∼550℃의 온도에서 아모포스 실리콘을 사용하여 600Å 이하의 두께로 형성한다.
그 다음, 표면에 반구형 실리콘(미도시)이 형성된 스토리지 노드용 폴리실리콘막(27) 상에 유전체막(미도시)과 플레이트 노드(미도시)를 차례로 형성하여 캐패시터를 형성한다.
이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.
이상에서와 같이, 본 발명은 캐패시터 형성시 스토리지 노드를 분리하고, 보쉬 공정을 진행하여 스토리지 노드를 제거한 후에 반구형 실리콘을 형성함으로써 캐패시터 하부 영역에 반구형 실리콘이 형성되지 않으므로, 정전 용량 감소 없이 캐패시터 하부 영역에서 유전체막이 얇게 형성되는 것을 방지할 수 있다.

Claims (4)

  1. 스토리지 노드 콘택이 형성된 반도체 기판 상에 식각정지용 질화막과 캡 산화막을 차례로 형성하는 단계;
    상기 캡 산화막 및 식각정지용 질화막을 차례로 식각하여 스토리지 노트 콘택을 노출시키는 트렌치를 형성하는 단계;
    상기 트렌치을 포함한 캡 산화막 상에 스토리지 노드용 폴리실리콘막을 형성하는 단계;
    상기 스토리지 노드용 폴리실리콘막을 CMP하여 캡 산화막 상의 스토리지 노드용 폴리실리콘막을 제거하는 단계;
    상기 캡 산화막 상부 및 스토리지 노드용 폴리실리콘막 상에 보쉬 공정(Bosch Process)을 사용하여 폴리머를 형성하는 단계;
    상기 폴리머를 블랭킷 식각하여 캡 산화막 상부 및 스토리지 노드 콘택 상의 폴리머를 제거하는 단계;
    상기 스토리지 노드 콘택 상의 스토리지 노드용 폴리실리콘막을 제거하는 단계;
    상기 스토리지 노드용 폴리실리콘막 측벽의 폴리머를 제거하는 단계;
    상기 스토리지 노드용 폴리실리콘막 표면에 반구형 실리콘을 형성하는 단계; 및
    상기 표면에 반구형 실리콘이 형성된 스토리지 노드용 폴리실리콘막 상에 유 전체막과 플레이트 노드를 차례로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  2. 제 1 항에 있어서, 상기 캡 산화막 상의 스토리지 노드용 폴리실리콘막을 제거하는 단계는 감광막 패턴을 사용하여 캡 산화막 상의 스토리지 노드용 폴리실리콘막을 제거하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  3. 제 1 항에 있어서, 상기 폴리머를 블랭킷 식각하여 캡 산화막 상부 및 스토리지 노드 콘택 상의 폴리머를 제거하는 단계와 상기 스토리지 노드 콘택 상의 스토리지 노드용 폴리실리콘막을 제거하는 단계는 동일 챔버에서 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  4. 제 1 항에 있어서, 상기 반구형 실리콘을 형성하는 단계는 490∼550℃의 온도에서 아모포스 실리콘을 사용하여 600Å 이하의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
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