KR20080029314A - 반도체 소자의 캐패시터 제조 방법 - Google Patents

Abstract

본 발명은 스토리지노드가 형성될 오픈부를 갖는 희생층 딥 아웃 후에 스토리지노드 간의 기울어짐 현상을 방지하여 인접하는 스토리지노드 간의 브릿지를 방지하는데 적합한 반도체 소자의 캐패시터 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자의 캐패시터 제조 방법은 기판 상부에 스토리지노드가 형성될 오픈부를 갖는 희생층을 형성하는 단계; 상기 오픈부의 측벽에 스토리지노드 기울어짐을 방지하기 위한 베리어막을 형성하는 단계; 상기 베리어막이 형성된 오픈부의 내부 표면을 따라 스토리지노드를 형성하는 단계; 상기 희생층을 제거하는 단계; 상기 베리어막을 제거하는 단계; 및 상기 스토리지노드 상에 유전막 및 플레이트 전극을 형성하는 단계를 포함하며, 이에 따라 본 발명은 실린더형 캐패시터의 스토리지노드 구조에서 발생하기 쉬운 스토리지노드 기울어짐 현상에 의해 인접하는 스토리지노드 간의 브릿지 불량을 해결하기 위하여 스토리지노드의 외벽에 비정질 카본 계열의 베리어막을 형성하므로서, 희생층을 제거하기 위한 딥 아웃 공정 후 스토리지노드 기울어짐 현상을 방지할 수 있으므로, 스토리지노드의 유효 면적의 감소 없이 스토리지노드의 브릿지 불량을 방지할 수 있다.

실린더형 캐패시터, 기울어짐(Leaning), 브릿지(Bridge), 딥-아웃(dip out)

Description

반도체 소자의 캐패시터 제조 방법{METHOD FOR FABRICATING CAPACITOR IN SEMICONDUCTOR DEVICE}

도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도.

도 2a 내지 도 2g는 본 발명의 일실시예에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도.

* 도면의 주요 부분에 대한 부호의 설명

21 : 반도체 기판 22 : 층간절연막

23 : 스토리지노드콘택플러그 24 : 식각정지막

25 : 희생층 26 : 오픈부

27 : 베리어막 28A : 스토리지노드

29 : 유전막 30 : 플레이트 전극

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 캐패시터 제조 방법에 관한 것이다.

최근 DRAM의 집적도가 증가함에 따라, 캐패시터의 면적이 작아지게 되어 요구되는 유전용량(Capacitance)의 확보가 점점 어려워지고 있다. 따라서 요구되는 유전용량을 확보하기 위해서는 유전막의 두께를 감소시키거나 유전 상수가 큰 물질을 적용해야 한다.

특히, 80nm급 이하의 DRAM에서는 누설전류특성을 확보하면서 유전용량을 확보하기 위하여 고유전 물질을 유전막으로 적용하는 기술이 개발되고 있다.

이러한 유전박막 구조에서 유전용량을 확보하는데 있어 콘케이브(Concave) 구조로는 한계에 다다르고 있으며, 실린더(Cylinder)구조를 적용하여 캐패시터의 면적을 확보해야 한다.

도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도이다.

도 1a에 도시된 바와 같이, 반도체 기판(11)의 상부에 층간절연막(12)을 형성한 후, 층간절연막(12)을 관통하면서 반도체 기판(11)의 소정 영역과 콘택되는 스토리지노드콘택플러그(13)를 형성한다. 여기서, 도면에 도시되지는 않지만 층간절연막(12) 형성 전에는 통상적으로 소자분리, 워드라인을 포함하는 트랜지스터 및 비트라인 공정이 진행된다.

계속해서, 스토리지노드콘택플러그(13)가 형성된 층간절연막(12) 상에 스토리지노드가 형성될 오픈부(16)를 갖는 희생층(15)을 형성한다. 희생층(15) 하부에는 식각정지막(14)이 형성되어 있다. 이어서, 오픈부(16)의 내부 표면을 따라 스토리지노드(17)를 형성한다.

도 1b에 도시된 바와 같이, 희생층(15)을 딥 아웃(dip out)하여 스토리지노드(17)의 외벽을 노출시킨다.

이후의 공정을 도시하지 않았지만, 스토리지노드(16) 상에 유전막(17) 및 플레이트 전극(18)을 차례로 증착하여 실린더형 캐패시터를 형성한다.

그러나 상술한 종래 기술에서, 희생층(15)을 딥 아웃한 후 스토리지노드(17)가 기울어지는 현상(도 1b의 'A')이 발생한다. 이러한 스토리지노드(17)의 기울어짐 현상은 실린더형 스토리지노드를 적용한 캐패시터 구조에서 발생하는 현상으로 반도체 소자의 고집적화에 따른 스토리지노드 간의 간격이 좁아지게 되고 상호 인접한 스토리지노드가 세정 공정(Cleaning)을 진행하면서 케미컬의 표면 장력(capillary force)이 작용하여 서로 붙게 되는 현상이다.

또한, 스토리지노드(17)의 높이가 증가할수록 스토리지노드(17) 기울기로 인한 스토리지노드(17) 하부 바닥 크기의 감소로 인해 스토리지노드(17) 높이 비율이 증가하게 되어 스토리지노드(17)의 기울어짐이 발생하게 된다. 이러한 스토리지노드(17)의 기울어짐 현상은 결국 브릿지 불량(bridge fail)을 유발시켜 수율을 감소시키는 주요 원인으로 작용한다.

이를 극복하기 위해서 다양한 시도가 진행되고 있으나 종래의 기술에 의한 방법으로는 극복이 어렵게 되어 캐패시터의 구조를 컵(cup) 형태로 바꾸는 등의 다양한 방법이 시도되고 있다. 그러나, 캐패시터의 구조를 바꾸는 것은 캐패시터의 충전용량(capacitance) 확보에 불리한 점이 있어 결국 후속 공정을 더욱 어렵게 만들고 제조 원가를 상승시키는 단점이 있다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 스토리지노드가 형성될 오픈부를 갖는 희생층 딥 아웃 후에 스토리지노드 간의 기울어짐 현상을 방지하여 인접하는 스토리지노드 간의 브릿지를 방지하는데 적합한 반도체 소자의 캐패시터 제조 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자의 캐패시터 제조 방법은 기판 상부에 스토리지노드가 형성될 오픈부를 갖는 희생층을 형성하는 단계, 상기 오픈부의 측벽에 스토리지노드 기울어짐을 방지하기 위한 베리어막을 형성하는 단계, 상기 베리어막이 형성된 오픈부의 내부 표면을 따라 스토리지노드를 형성하는 단계, 상기 희생층을 제거하는 단계, 상기 베리어막을 제거하는 단계; 및 상기 스토리지노드 상에 유전막 및 플레이트 전극을 형성하는 단계를 포함한다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2a 내지 도 2g는 본 발명의 일실시예에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도이다.

도 2a에 도시된 바와 같이, 반도체 기판(21) 상부에 층간절연막(22)을 형성한다. 층간절연막(22) 형성 전에 DRAM 구성에 필요한 소자분리(Isolation), 워드라인(Word line)을 포함하는 트랜지스터(Transistor) 및 비트라인(Bit line)등이 형성된다.

계속해서, 층간절연막(22)을 관통하면서 반도체 기판(21)의 소정 영역과 콘택되는 스토리지노드콘택플러그(23)를 형성한다. 스토리지노드콘택플러그(23)는 도프드 폴리실리콘막 또는 금속성 전도막을 사용한다.

이어서, 스토리지노드콘택플러그(23)가 형성된 층간절연막(22) 상에 식각정지막(24)과 희생층(25)을 차례로 형성한다. 여기서, 희생층(25)은 실린더형 스토리지노드가 형성될 오픈부(26)를 제공하기 위한 산화막 또는 질화막의 절연 물질이고, 식각정지막(24)은 희생층(25) 식각시 하부구조물이 식각되는 것을 방지하기 위한 식각베리어 역할을 하는 막이다.

계속해서, 희생층(25)과 식각정지막(24)을 순차적으로 식각하여 스토리지노드콘택플러그(23) 상부를 개방시키는 오픈부(26)를 형성한다. 이어서, 오픈부(26)가 형성된 희생층(25)의 표면을 따라 베리어막(27)을 형성한다. 베리어막(27)은 후 속 공정에서 희생층(25)의 딥 아웃 후에 스토리지노드의 기울어짐 현상을 방지하기 위한 막으로 비정질 카본막(amorphous carbon)으로 형성한다.

도 2b에 도시된 바와 같이, 전면 식각(etch back)을 실시하여 베리어막(27)이 오픈부(27)의 양측벽에만 잔류하도록 한다. 이하, 식각된 베리어막(27)을 베리어 스페이서(27A)이라 한다.

도 2c에 도시된 바와 같이, 베리어 스페이서(27A)가 형성된 오픈부를 포함하는 희생층(25)의 표면을 따라 스토리지노드용 전도막(28)을 증착한다. 스토리지노드용 전도막(28)은 통상 TiN막 또는 도전성 금속막을 사용한다.

이어서, 스토리지노드용 전도막(28)이 형성된 희생층(25)의 전면에 보호막(29)을 증착한다. 보호막(29)은 후속 스토리지노드 분리 공정에서 화학적·기계적·연마(Chemical Mechanical Polishing; CMP)시 사용되는 연마재나 식각된 입자 등의 불순물이 실린더형 스토리지노드 내부에 부착되는 등의 문제를 방지하기 위해 증착한다. 한편, 본 발명의 실시예에서 보호막(29)은 희생층(25)과 동일한 물질로 사용하였지만, 스텝 커버리지 특성이 좋은 포토레지스트를 사용할 수 있다. 보호막(29)으로 포토레지스트를 사용하는 경우 희생층(25) 딥 아웃 공정 후 베리어 스페이서(27A)를 제거할 때 함께 제거할 수 있다.

도 2d에 도시된 바와 같이, 스토리지노드(28A) 분리 공정을 진행한다. 스토리지노드(28A) 분리 공정은 화학적·기계적·연마를 실시하여 오픈부(26)를 제외한 희생층(25) 표면 상부에 형성된 스토리지노드용 전도막을 제거한다. 스토리지노드(28A) 분리 공정 후 오픈부(26) 내부에 보호막(29)이 잔류한다.

도 2e에 도시된 바와 같이, 딥 아웃을 실시하여 희생층과 오픈부 내부의 보호막을 제거하여 스토리지노드(28A)의 외벽 및 내벽을 드러낸다. 이 때, 스토리지노드(28A)의 외벽에는 베리어 스페이서(27A)가 형성되어 있으므로 희생층 딥 아웃시 사용하는 케미컬의 표면 장력에 의한 스토리지노드의 기울어짐 현상을 방지할 수 있다. 스토리지노드(28A)의 기울어짐 현상을 방지하였으므로 인접하는 스토리지노드(28A) 간의 브릿지 불량을 방지할 수 있다. 한편, 딥 아웃시 통상 희생층을 산화막으로 사용하였으면 불산 계열의 습식 케미컬을 사용하고, 질화막으로 사용하였으면 인산 계열의 습식 케미컬을 사용한다.

도 2f에 도시된 바와 같이, O₂ 애싱(ashing)을 실시하여 스토리지노드(28A) 외벽의 베리어 스페이서(27A)를 제거하여 스토리지노드(28A)의 외벽을 완전히 드러낸다.

도 2g에 도시된 바와 같이, 스토리지노드(28A) 상에 유전막(29)과 플레이트 전극(30)을 차례로 증착하여 캐패시터(cap)를 형성한다.

상술한 바와 같이, 실린더형 캐패시터를 형성하기 위해 스토리지노드가 형성될 오픈부를 갖는 희생층 딥 아웃시 스토리지노드 기울어짐 현상을 방지하기 위해 스토리지노드의 외벽에 비정질 카본 계열의 베리어막을 형성하여 희생층 딥 아웃 후에 습식 케미컬의 표면 장력에 의한 기울어짐 현상을 방지할 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 실린더형 캐패시터의 스토리지노드 구조에서 발생하기 쉬운 스토리지노드 기울어짐 현상에 의해 인접하는 스토리지노드 간의 브릿지 불량을 해결하기 위하여 스토리지노드의 외벽에 비정질 카본 계열의 베리어막을 형성하므로서, 희생층을 제거하기 위한 딥 아웃 공정 후 스토리지노드 기울어짐 현상을 방지할 수 있으므로, 스토리지노드의 유효 면적의 감소 없이 스토리지노드의 브릿지 불량을 방지할 수 있다.

Claims (11)

1. 기판 상부에 스토리지노드가 형성될 오픈부를 갖는 희생층을 형성하는 단계;

   상기 오픈부의 측벽에 스토리지노드 기울어짐을 방지하기 위한 베리어막을 형성하는 단계;

   상기 베리어막이 형성된 오픈부의 내부 표면을 따라 스토리지노드를 형성하는 단계;

   상기 희생층을 제거하는 단계;

   상기 베리어막을 제거하는 단계; 및

   상기 스토리지노드 상에 유전막 및 플레이트 전극을 형성하는 단계

   를 포함하는 반도체 소자의 캐패시터 제조 방법.
2. 제1항에 있어서,

   상기 베리어막을 형성하는 단계는,

   상기 오픈부를 갖는 희생층의 표면을 따라 베리어막을 형성하는 단계; 및

   상기 베리어막을 전면 식각하여 상기 오픈부의 측벽에 베리어막을 형성하는 단계

   를 포함하는 반도체 소자의 캐패시터 제조 방법.
3. 제1항 또는 제2항에 있어서,

   상기 베리어막은 상기 희생층과 습식 식각 선택비를 갖는 물질로 형성하는 반도체 소자의 캐패시터 제조 방법.
4. 제1항 또는 제2항에 있어서,

   상기 베리어막은 비정질 카본막으로 형성하는 반도체 소자의 캐패시터 제조 방법.
5. 제4항에 있어서,

   상기 베리어막의 제거는 O₂ 애싱으로 구현하는 반도체 소자의 캐패시터 제조 방법.
6. 제1항에 있어서,

   상기 베리어막이 형성된 오픈부의 내부 표면을 따라 스토리지노드를 형성하는 단계는,

   상기 베리어막이 형성된 오픈부를 갖는 희생층의 표면을 따라 스토리지노드용 도전층을 형성하는 단계;

   상기 희생층의 전면에 보호막을 형성하는 단계;

   화학적·기계적 연마를 실시하여 상기 희생층의 표면이 드러나는 타겟으로 상기 보호막과 상기 스토리지노드용 도전층을 평탄화하는 단계; 및

   상기 보호막을 제거하는 단계

   를 포함하는 반도체 소자의 캐패시터 제조 방법.
7. 제6항에 있어서,

   상기 보호막과 상기 희생층은 동일 물질로 형성하는 반도체 소자의 캐패시터 제조 방법.
8. 제7항에 있어서,

   상기 보호막과 상기 희생층은 산화막 또는 질화막으로 형성하는 반도체 소자의 캐패시터 제조 방법.
9. 제8항에 있어서,

   상기 보호막과 상기 희생층은 습식 식각으로 제거하는 반도체 소자의 캐패시터 제조 방법.
10. 제6항에 있어서,

    상기 보호막은 포토레지스트를 사용하는 반도체 소자의 캐패시터 제조 방법.
11. 제10항에 있어서,

    상기 보호막을 제거하는 단계와 상기 베리어막을 제거하는 단계는 O₂ 애싱에 의해 동시에 이루어지는 반도체 소자의 캐패시터 제조 방법.

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