KR100842761B1 - 반도체소자의 캐패시터 하부전극 형성방법 - Google Patents

반도체소자의 캐패시터 하부전극 형성방법 Download PDF

Info

Publication number
KR100842761B1
KR100842761B1 KR1020020037182A KR20020037182A KR100842761B1 KR 100842761 B1 KR100842761 B1 KR 100842761B1 KR 1020020037182 A KR1020020037182 A KR 1020020037182A KR 20020037182 A KR20020037182 A KR 20020037182A KR 100842761 B1 KR100842761 B1 KR 100842761B1
Authority
KR
South Korea
Prior art keywords
forming
lower electrode
film
layer
photoresist
Prior art date
Application number
KR1020020037182A
Other languages
English (en)
Other versions
KR20040001848A (ko
Inventor
이호석
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020020037182A priority Critical patent/KR100842761B1/ko
Publication of KR20040001848A publication Critical patent/KR20040001848A/ko
Application granted granted Critical
Publication of KR100842761B1 publication Critical patent/KR100842761B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/92—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 캐패시터 하부전극 형성시 습식 딥아웃에 의한 하부전극의 리프팅 문제를 개선하고 식각시의 선택비를 향상시키기에 적합한 반도체소자의 하부전극 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 절연막과 전도층이 평탄화된 하부 구조 상에 식각정지막을 형성하는 단계; 상기 식각정지막 상에 유기계열의 저유전율막을 이용한 하부전극 형성용 희생절연막과 하드마스크용 물질막을 형성하는 단계; 상기 하드마스크용 물질막 상에 하부전극 형성용 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 상기 하드마스크용 물질막을 선택적으로 식각하여 하드마스크를 형성하는 단계; 적어도 상기 하드마스크를 식각마스크로 상기 희생절연막을 선택적으로 식각하여 상기 식각정지막 표면을 노출시키되, 이 때 상기 포토레지스트 패턴을 동시에 제거하는 단계; 상기 노출된 식각정지막을 제거하여 상기 전도층 표면을 노출시키는 오픈부를 형성하는 단계; 상기 오픈부를 포함한 전체 프로파일을 따라 하부전극용 전도막을 형성하여 상기 노출된 전도층과 도통시키는 단계; 상기 하부전극용 전도막 사이의 상기 오픈부를 충분히 매립하도록 포토레지스트를 도포하는 단계; 상기 희생절연막이 노출될 때까지 상기 하부전극용 전도막 및 상기 포토레지스트를 평탄화시켜 격리된 하부전극을 형성하는 단계; 및 상기 노출된 희생절연막과 상기 포토레지스트를 동시에 제거하는 단계를 포함하는 반도체소자의 하부전극 형성방법을 제공한다.
스토리지노드, 캐패시터, 식각정지막, 오목형(Concave), 유기계열의 저유전율막, 희생절연막.

Description

반도체소자의 캐패시터 하부전극 형성방법{Method for forming capacitor bottom electrode of semiconductor device}
도 1a 내지 도 1c는 종래기술에 따른 반도체 소자의 하부전극 형성 공정을 도시한 단면도.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 반도체소자의 하부전극 형성 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
30 : 기판 31 : 제1절연막
32 : 제1플러그 33 : 제2절연막
34 : 비트라인 35 : 스페이서용 절연막
36 : 제3절연막 37 : 제2플러그
38 : 식각정지막 43b : 하부전극
본 발명은 반도체소자 제조방법에 관한 것으로, 특히 반도체 메모리소자의 캐패시터용 하부전극 형성방법에 관한 것이다.
반도체소자의 셀 사이즈가 미세화됨에 따라 필요한 전하저장용량을 확보하기 위하여 다양한 방향에서의 기술 개발이 이루어지고 있다. 그중의 하나가 캐패시터의 형상을 3차원 구조로 형성하는 것으로, 오목형(Concave) 구조의 캐패시터 수조이다.
도 1a 내지 도 1c는 종래기술에 따른 반도체 소자의 하부전극 형성 공정을 도시한 단면도로서, 이를 참조하여 종래기술을 살펴본다.
먼저, 도 1a에 도시된 바와 같이 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(10) 상에 TEOS(TetraEthyl Ortho Silicate) 등을 이용하여 산화막계열의 제1절연막(11)을 형성한 후, 제1절연막(11)을 관통하여 기판(10)에 콘택된 제1플러그(12)를 형성하는 바, 제1플러그(12)는 기판(10)의 불순물 확산영역 예컨대, 소스/드레인에 콘택되며, 도면에 도시되지는 않았지만, 그 상부에는 TiN 등의 확산배리어막을 포함한다.
이어서, CMP 등의 평탄화 공정을 실시하여 제1플러그(12)와 제1절연막(11) 상부를 평탄화시킨 다음, 그, 상부에 제2절연막(13)을 형성한다.
이어서, 제1플러그(12)와 오버랩되지 않는 제2절연막(13) 상에 비트라인(14)을 형성한 후, 후속 스토리지노드 콘택 형성시 비트라인(14)을 보호하며, 산화막 계열의 제3절연막(16)과의 식각선택비를 얻기 위해 질화막 계열의 스페이서용 절연 막(15)을 비트라인(14)이 형성된 프로파일을 따라 얇게 증착한 후, 제3절연막(16)을 두텁게 증착하여 비트라인(14) 상부를 덮도록 하고, 제3절연막(16) 상부를 평탄화시킨다.
계속해서, 스토리지노드 콘택 형성을 위한 포토레지스트 패턴(17)을 형성한다.
다음으로 도 1b에 도시된 바와 같이, 포토레지스트 패턴(21)을 식각마스크로 제3절연막(16)을 선택적으로 식각하는 바, 이 때 식각공정 진행시 스페이서용 절연막(15)에서 1차 식각멈춤을 하고난 후, 스페이서용 절연막(15)과 제2절연막(13)을 다시 식각하여 비트라인(14) 사이의 제1플러그(12)를 노출시키는 스토리지노드 콘택 플러그용 콘택홀 다음, 폴리실리콘 등을 증착하여 콘택홀을 매립하여 제1플러그(12)와 콘택되도록 제2플러그(18)를 형성한 후, 상부를 평탄화시킨다.
이어서, 후속 캐패시터 하부전극 형성을 위한 식각 공정시 제2플러그(18)의 어택을 방지하기 위한 질화막 계열의 식각정지막(19)을 형성한 다음, 식각정지막(19) 상에 캐패시터의 수직 높이를 결정하여 그 전극용량에 영향을 미치는 산화막 계열의 캐패시터 형성용 희생절연막(20)을 형성한 다음, 하부전극 형성을 위한 포토레지스트 패턴(21)을 형성한다.
포토레지스트 패턴(21)을 식각마스크로 희생절연막(20)을 식각하는 바, 식각정지막(19)에서 식각멈춤을 한 다음, 식각정지막(19)을 제거하여 제2플러그(18) 표면을 노출시키는 오픈부를 형성한다.
포토레지스트 패턴(21)을 제거한 다음, 희생절연막(20)이 식각되어 오픈된 프로파일 즉, 오픈부가 형성된 전체 프로파일을 따라 캐패시터 하부전극용 전도막을 증착하여 제2플러그(18)와 콘택시킨 다음, 오목한 구조의 전도막 사이를 충분히 매립할 수 있을 정도로 포토레지스트를 도포한 다음, 희생절연막(20) 표면이 노출될 때까지 전면식각 또는 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함)를 통해 전도막을 평탄화 및 격리시킨 후, 희생절연막(20)을 제거함으로써, 도 1c와 같은 오목한 형상의 하부전극(22) 구조를 형성한다.
이어서, 잔류하는 포토레지스트를 건식 스트립 공정에 의해 제거하는 바, O2/CF4/H2O/N2 또는 O2/N2를 이용하여 식각한 다음, 솔벤트(Solvent)를 이용하여 세정함으로써 식각시 발생한 부산물과 잔류하는 포토레지스트를 제거한다.
이어서, 식각에 의한 하부전극(22)의 저하된 특성을 회복하도록 열처리를 실시하며, 다시 유전체막 형성 전에 완충산화막식각제(Buffered Oxide Etchant; 이하 BOE라 함) 등을 이용하여 짧게 세정 공정을 실시하여 추가로 불순물을 제거한다.
한편, 도면에 도시되지는 않았지만 하부전극(22) 상에 유전체막과 상부전극을 형성함으로써 캐패시터 형성을 위한 일련의 공정이 완료된다.
한편, 전술한 바와 같은 종래의 하부전극 형성에 있어서, 스토리지노드 콘택 형성을 위한 식각시 제3절연막(16)의 어택을 방지하기 위해 질화막 계열의 식각정지막(19)을 사용하나, 이는 얇은 두께로 형성함으로 인해 후속 열공정시 크랙(Crack) 등이 발생하는 문제가 있으며, 자체의 두께가 얇아 식각정지 역할을 제대로 하지 못하는 경우가 종종 발생한다.
더우기, 희생절연막(20) 습식 딥아웃(Wet dip-out)시 하부전극(22)이 들뜨게 되는 즉, 리프팅(Lifting) 등의 문제가 발생한다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로서, 캐패시터 하부전극 형성시 습식 딥아웃에 의한 하부전극의 리프팅 문제를 개선하고 식각시의 선택비를 향상시키기에 적합한 반도체소자의 하부전극 형성방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 절연막과 전도층이 평탄화된 하부 구조 상에 식각정지막을 형성하는 단계; 상기 식각정지막 상에 유기계열의 저유전율막을 이용한 하부전극 형성용 희생절연막과 하드마스크용 물질막을 형성하는 단계; 상기 하드마스크용 물질막 상에 하부전극 형성용 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 상기 하드마스크용 물질막을 선택적으로 식각하여 하드마스크를 형성하는 단계; 적어도 상기 하드마스크를 식각마스크로 상기 희생절연막을 선택적으로 식각하여 상기 식각정지막 표면을 노출시키되, 이 때 상기 포토레지스트 패턴을 동시에 제거하는 단계; 상기 노출된 식각정지막을 제거하여 상기 전도층 표면을 노출시키는 오픈부를 형성하는 단계; 상기 오픈부를 포함한 전체 프로파일을 따라 하부전극용 전도막을 형성하여 상기 노출된 전 도층과 도통시키는 단계; 상기 하부전극용 전도막 사이의 상기 오픈부를 충분히 매립하도록 포토레지스트를 도포하는 단계; 상기 희생절연막이 노출될 때까지 상기 하부전극용 전도막 및 상기 포토레지스트를 평탄화시켜 격리된 하부전극을 형성하는 단계; 및 상기 노출된 희생절연막과 상기 포토레지스트를 동시에 제거하는 단계를 포함하는 반도체소자의 하부전극 형성방법을 제공한다.
본 발명은 오목형 구조의 캐패시터 하부전극 형성시 희생절연막으로 유기계열의 저유전율막(Organic Low-k)을 이용하여 포토레지스트 스트립 공정시 동시에 제거가 가능하도록 하여 습식 딥아웃 공정을 사용하지 않아 리프팅 현상을 방지하며, 희생절연막 식각시 선택비를 갖는 식각이 가능하도록 하여 하부 절연막의 어택을 방지하고자 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 기술을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하는 바, 도 2a 내지 도 2e는 본 발명의 일실시예에 따른 반도체소자의 하부전극 형성 공정을 도시한 단면도로서, 이를 참조하여 상세히 후술한다.
먼저 도 1a에 도시된 바와 같이, 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(30) 상에 TEOS 등을 이용하여 산화막계열의 제1절연막(31)을 형성한 후, 제1절연막(31)을 관통하여 기판(30)에 콘택된 제1플러그(32)를 형성하는 바, 제1플 러그(32)는 기판(30)의 불순물 확산영역 예컨대, 소스/드레인에 콘택되며, 도면에 도시되지는 않았지만, 그 상부에는 TiN 등의 확산배리어막을 포함한다.
이어서, CMP 등의 평탄화 공정을 실시하여 제1플러그(32)와 제1절연막(31) 상부를 평탄화시킨 다음, 그, 상부에 제2절연막(33)을 형성한다.
이어서, 제1플러그(32)와 오버랩되지 않는 제2절연막(33) 상에 비트라인(34)을 형성한 후, 후속 스토리지노드 콘택 형성시 비트라인(34)을 보호하며, 산화막 계열의 제3절연막(36)과의 식각선택비를 얻기 위해 질화막 계열의 스페이서용 절연막(35)을 비트라인(34)이 형성된 프로파일을 따라 얇게 증착한 후, 제3절연막(36)을 두텁게 증착하여 비트라인(34) 상부를 덮도록 하고, 제3절연막(36) 상부를 평탄화시킨다.
계속해서, 스토리지노드 콘택 형성을 위한 포토레지스트 패턴(도시하지 않음)을 형성한 후, 포토레지스트 패턴을 식각마스크로 제3절연막(36)을 선택적으로 식각하는 바, 이 때 식각공정 진행시 스페이서용 절연막(35)에서 1차 식각멈춤을 하고난 후, 스페이서용 절연막(35)과 제2절연막(33)을 2차 식각하여 비트라인(34) 사이의 제1플러그(32)를 노출시키는 스토리지노드 콘택 플러그용 콘택홀 다음, 폴리실리콘 등의 플러그 형성용 물질을 증착하여 콘택홀을 매립하여 제1플러그(32)와 콘택되도록 전도층 예컨대, 제2플러그(37)를 형성한 후, 상부를 평탄화시킨다.
이어서, 후속 캐패시터 하부전극 형성을 위한 식각 공정시 제2플러그(37)의 어택을 방지하기 위한 산화막 또는 질화막 등의 무기계열의 식각정지막(38)을 형성한 다음, 식각정지막(38) 상에 캐패시터의 수직 높이를 결정하여 그 전극용량에 영 향을 미치는 캐패시터의 하부전극 형성용 희생절연막(39)을 형성하는 바, 본 발명에서는 전술한 희생절연막(39) 물질로 유기계열의 저유전율막 예컨대, Flowfill, FLARE 또는 SILK 등을 이용한다.
이러한, 유기계열의 저유전율 물질은 포토레지스트와 유사한 화학 구조 예컨대, 탄소를 포함하는 구조이면서 절연성과 저유전 특성이 우수하여 현재 많은 반도체 공정에서 그 적용이 활발히 진행되고 있다.
한편, 이들은 전술한 바와 같이 포토레지스트와 유사한 특성 때문에 패턴 형성이 어려우므로 무기계열의 하드마스크를 필요로 한다.
따라서, 식각정지막(38)과 유사한 산화막 또는 질화막 계열의 물질을 이용하여 희생절연막(39) 상에 하드마스크용 물질막을 증착한 후, 그 상부에 하부전극 형성을 위한 포토레지스트 패턴(41)을 형성한다.
계속해서, 포토레지스트 패턴(41)을 식각마스크로 하드마스크용 물질막을 선택적으로 식각하여 하드마스크(40)를 형성한다.
다음으로 도 2b에 도시된 바와 같이, 적어도 하드마스크(40)를 식각마스크로 즉, 하드마스크(40)와 포토레지스트 패턴(41)을 식각마스크로 희생절연막(39)을 선택적으로 식각하는 바, 식각정지막(38)에서 식각이 멈추게 된다.
이 때, 희생절연막(39)과 식각정지막(38)은 서로 거의 무한대의 식각선택비를 가지게 되므로 본 발명에서는 식각정지막(38)의 손실이 거의 없이 즉, 우수한 식각정지 특성을 확보할 수 있다.
또한, 이 때 희생절연막(39)과 포토레지스트의 유사한 특성에 의해 포토레지 스트 패턴(41) 또한 거의 제거되는 바, O2 또는 H2를 포함하는 플라즈마를 이용한 건식식각을 이용한다.
이어서, 노출된 식각정지막(38)을 제거하여 제2플러그(37) 표면을 노출시키는 오픈부(42)를 형성하는 바, 이 때 하드마스크(40)도 동시에 제거되며, 도 2c는 전술한 오픈부(42)가 형성된 공정 단면을 도시하고 있다.
다음으로 도 2d에 도시된 바와 같이, 희생절연막(39)이 식각되어 오픈된 프로파일 즉, 오픈부(42)가 형성된 전체 프로파일을 따라 캐패시터 하부전극용 전도막(43a)을 증착하여 제2플러그(37)와 도통시킨다.
계속해서, 하부전극용 전도막(43a) 사이의 오픈부(42) 즉, 오목한 구조의 하부전극용 전도막(43a) 사이를 충분히 매립할 수 있을 정도로 포토레지스트를 도포한 다음, 희생절연막(39) 표면이 노출될 때까지 전면식각 또는 CMP를 통해 전도막을 평탄화 및 격리시킨 후, 희생절연막(39)을 제거함으로써, 도 2e와 같은 오목한 형상의 하부전극(43b) 구조를 형성한다.
이어서, 잔류하는 희생절연막(39)을 제거하는 바, 이 때 포토레지스트와 유사한 식각 특성에 의해 포토레지스트와 희생절연막(39)이 동시에 제거되며, 통상의 포토레지스트 스트리퍼 장비를 이용하며, O2 플라즈마를 이용한다.
이어서, 솔벤트를 이용하여 세정함으로써 식각시 발생한 부산물과 잔류하는 포토레지스트를 제거하는 바, 종래의 산화막 제거를 위한 습식 딥-아웃 공정을 생략할 수 있어 습식 딥-아웃에 의한 하부전극(43b)의 리프팅 현상을 방지할 수 있 다.
이어서, 식각에 의한 하부전극(43a)의 저하된 특성을 회복하도록 열처리를 실시하며, 다시 유전체막 형성 전에 BOE 등을 이용하여 짧게 세정 공정을 실시하여 추가로 불순물을 제거한다.
한편, 도면에 도시되지는 않았지만 하부전극(43a) 상에 유전체막과 상부전극을 형성함으로써 캐패시터 형성을 위한 일련의 공정이 완료된다.
전술한 본 발명은, 반도체 메모리소자의 오목형 전하저장전극 형성시 캐패시터 희생절연막으로 유기계열의 저유전율막을 이용함으로써, 습식 딥-아웃에 의한 하부전극의 리프팅 발생을 억제할 수 있을 뿐만아니라, 식각정지막과의 무한대에 가까운 식각선택비에 의해 식각정지막의 손실을 방지하여 하부의 어택을 방지할 있으며, 식각정지막의 두께를 저감시킬 수 있어 하부전극과 플러그와의 콘택면적을 넓혀 전기적 특성 및 캐패시터의 용량 증대에도 기여할 수 있음을 실시예를 통해 알아 보았다.
이상에서 본 발명의 기술 사상을 바람직한 실시예에 따라 구체적으로 기술하였으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, 오목형 전하저장전극 형성시 하부전극의 리프팅을 방지하며, 공정단순화와 식각정지 특성을 확보할 수 있어, 궁극적으로 반도체소자의 수율 및 생산성을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.

Claims (7)

  1. 절연막과 전도층이 평탄화된 하부 구조 상에 식각정지막을 형성하는 단계;
    상기 식각정지막 상에 유기계열의 저유전율막을 이용한 하부전극 형성용 희생절연막과 하드마스크용 물질막을 형성하는 단계;
    상기 하드마스크용 물질막 상에 하부전극 형성용 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각마스크로 상기 하드마스크용 물질막을 선택적으로 식각하여 하드마스크를 형성하는 단계;
    적어도 상기 하드마스크를 식각마스크로 상기 희생절연막을 선택적으로 식각하여 상기 식각정지막 표면을 노출시키되, 이 때 상기 포토레지스트 패턴을 동시에 제거하는 단계;
    상기 노출된 식각정지막을 제거하여 상기 전도층 표면을 노출시키는 오픈부를 형성하는 단계;
    상기 오픈부를 포함한 전체 프로파일을 따라 하부전극용 전도막을 형성하여 상기 노출된 전도층과 도통시키는 단계;
    상기 하부전극용 전도막 사이의 상기 오픈부를 충분히 매립하도록 포토레지스트를 도포하는 단계;
    상기 희생절연막이 노출될 때까지 상기 하부전극용 전도막 및 상기 포토레지스트를 평탄화시켜 격리된 하부전극을 형성하는 단계; 및
    상기 노출된 희생절연막과 상기 포토레지스트를 동시에 제거하는 단계
    를 포함하는 반도체소자의 하부전극 형성방법.
  2. 제 1 항에 있어서,
    상기 희생절연막과 상기 포토레지스트를 제거하는 단계에서 습식에 의한 딥-아웃을 실시하지 않는 것을 특징으로 하는 반도체소자의 하부전극 형성방법.
  3. 제 1 항에 있어서,
    상기 희생절연막과 상기 포토레지스트를 제거하는 단계에서 포토레지스트 스트리퍼를 이용하는 것을 특징으로 하는 반도체소자의 하부전극 형성방법.
  4. 제 1 항에 있어서,
    상기 희생절연막과 상기 포토레지스트를 제거하는 단계에서 O2 플라즈마를 이용하는 것을 특징으로 하는 반도체소자의 하부전극 형성방법.
  5. 제 1 항에 있어서,
    상기 식각정지막을 제거하는 단계에서 상기 하드마스크를 동시에 제거하는 것을 특징으로 하는 반도체소자의 하부전극 형성방법.
  6. 제 5 항에 있어서,
    상기 식각정지막 및 상기 하드마스크는 산화막 또는 질화막을 포함하는 것을 특징으로 하는 반도체소자의 하부전극 형성방법.
  7. 제 1 항에 잇어서,
    상기 희생절연막을 선택적으로 식각하는 단계에서 O2 또는 H2 플라즈마를 이용하는 것을 특징으로 하는 반도체소자의 하부전극 형성방법,
KR1020020037182A 2002-06-29 2002-06-29 반도체소자의 캐패시터 하부전극 형성방법 KR100842761B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020037182A KR100842761B1 (ko) 2002-06-29 2002-06-29 반도체소자의 캐패시터 하부전극 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020037182A KR100842761B1 (ko) 2002-06-29 2002-06-29 반도체소자의 캐패시터 하부전극 형성방법

Publications (2)

Publication Number Publication Date
KR20040001848A KR20040001848A (ko) 2004-01-07
KR100842761B1 true KR100842761B1 (ko) 2008-07-01

Family

ID=37313580

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020037182A KR100842761B1 (ko) 2002-06-29 2002-06-29 반도체소자의 캐패시터 하부전극 형성방법

Country Status (1)

Country Link
KR (1) KR100842761B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102113601B1 (ko) * 2012-12-31 2020-06-02 엘지디스플레이 주식회사 박막트랜지스터 어레이 기판 및 그의 제조방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6010943A (en) * 1998-04-23 2000-01-04 United Silicon Incorporated Method of fabricating a cylindrical capacitor
JP2000183051A (ja) * 1998-12-18 2000-06-30 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
JP2002164519A (ja) * 2000-11-28 2002-06-07 Sony Corp 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6010943A (en) * 1998-04-23 2000-01-04 United Silicon Incorporated Method of fabricating a cylindrical capacitor
JP2000183051A (ja) * 1998-12-18 2000-06-30 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
JP2002164519A (ja) * 2000-11-28 2002-06-07 Sony Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
KR20040001848A (ko) 2004-01-07

Similar Documents

Publication Publication Date Title
US7714435B2 (en) Semiconductor device and method for fabricating the same
US7244649B2 (en) Method of manufacturing a capacitor having improved capacitance and method of manufacturing a semiconductor device including the capacitor
KR100842761B1 (ko) 반도체소자의 캐패시터 하부전극 형성방법
KR100566300B1 (ko) 반도체소자의 캐패시터 하부전극 형성 방법
JP4401156B2 (ja) 半導体素子の製造方法
KR20060131144A (ko) 반도체 소자의 컨택 플러그 형성방법
KR100764336B1 (ko) 반도체소자의 저장전극 및 그 제조방법
KR100607651B1 (ko) 캐패시터의 제조 방법
KR101076884B1 (ko) 실린더형 스토리지 전극을 구비하는 캐패시터 형성방법 및 이에 사용되는 마스크
KR100937993B1 (ko) 반도체 메모리장치 및 그 제조 방법
KR100937937B1 (ko) 반도체 메모리장치 및 그 제조 방법
KR20050038469A (ko) 폴리실리콘을 층간절연막으로 이용하는 자기정렬 콘택형성방법
KR20010058980A (ko) 반도체 소자의 캐패시터 제조 방법
KR100349686B1 (ko) 이너 캐패시터의 전하저장 전극 형성방법
KR20010063707A (ko) 반도체 소자의 캐패시터 제조 방법
KR100483204B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100798788B1 (ko) 반도체 소자의 루테늄 전하저장전극 형성 방법
KR101139463B1 (ko) 반도체 소자의 제조 방법
KR100875658B1 (ko) 반도체소자 제조방법
KR100709440B1 (ko) 반도체소자의 캐패시터 형성방법
KR20080029314A (ko) 반도체 소자의 캐패시터 제조 방법
KR20060000964A (ko) 반도체 장치의 제조방법
KR20040008509A (ko) 반도체 소자의 캐패시터 형성방법
KR20060000924A (ko) 반도체 소자의 캐패시터 하부전극 형성 방법
KR20040001997A (ko) 반도체 메모리 소자의 실린더형 커패시터 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110526

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee