KR20060000924A - 반도체 소자의 캐패시터 하부전극 형성 방법 - Google Patents

반도체 소자의 캐패시터 하부전극 형성 방법 Download PDF

Info

Publication number
KR20060000924A
KR20060000924A KR1020040049915A KR20040049915A KR20060000924A KR 20060000924 A KR20060000924 A KR 20060000924A KR 1020040049915 A KR1020040049915 A KR 1020040049915A KR 20040049915 A KR20040049915 A KR 20040049915A KR 20060000924 A KR20060000924 A KR 20060000924A
Authority
KR
South Korea
Prior art keywords
film
forming
lower electrode
nitride film
oxide film
Prior art date
Application number
KR1020040049915A
Other languages
English (en)
Inventor
김진웅
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040049915A priority Critical patent/KR20060000924A/ko
Publication of KR20060000924A publication Critical patent/KR20060000924A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 실린더 형상의 캐패시터 하부전극 형성을 위한 완전 딥-아웃 공정에 따른 리닝 현상 및 하부전극의 손실을 방지하며, 컨캐이브 형상의 캐패시터 하부전극 형성을 위한 부분적인 딥-아웃 공정에서 산화막의 제거되는 양이 일률적이지 않아 발생하는 셀 캐패시턴스의 차이를 극복할 수 있는 반도체 소자의 캐패시터 하부전극 형성 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 기판 상에 플러그를 형성하는 단계; 상기 플러그가 형성된 전면에 캐패시터 형성용 절연막인 질화막과 산화막을 차례로 형성하는 단계; 상기 산화막 및 상기 질화막을 선택적으로 식각하여 상기 플러그를 노출시키는 오픈부를 형성하는 단계; 상기 오픈부가 형성된 전체 프로파일을 따라 하부전극용 전도막을 증착하는 단계; 상기 산화막이 노출되는 타겟으로 상기 전도막을 제거하여 아이솔레이션된 캐패시터 하부전극을 형성하는 단계; 및 습식 딥-아웃 공정을 실시하여 상기 산화막을 제거하는 단계를 포함하는 반도체 소자의 캐패시터 하부전극 형성 방법을 제공한다.
하부전극, 리닝, 질화막, 산화막, 실린더, 컨캐이브, 캐패시터, 딥-아웃.

Description

반도체 소자의 캐패시터 하부전극 형성 방법{FORMING METHOD OF CAPACITOR BOTTOM ELECTRODE IN SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 종래기술에 따른 실린더형 캐패시터의 하부전극 형성 공정을 도시한 단면도.
도 2는 전술한 도 1c의 하부전극 형성이 완료된 반도체 소자를 복수의 하부전극을 포함하도록 도시한 단면도.
도 3a 내지 도 3c는 본 발명의 일실시예에 따른 3차원 구조의 캐패시터의 하부전극 형성 공정을 도시한 단면도.
도 4는 전술한 도 3c의 하부전극 형성이 완료된 반도체 소자를 복수의 하부전극을 포함하도록 도시한 단면도.
도 5a 내지 도 5c는 본 발명의 다른 실시예에 따른 3차원 구조의 캐패시터의 하부전극 형성 공정을 도시한 단면도.
도 6는 전술한 도 5c의 하부전극 형성이 완료된 반도체 소자를 복수의 하부전극을 포함하도록 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
300 : 기판 301 : 제1절연막
302 : 제1플러그 303 : 제2절연막
304 : 비트라인 305 : 제1식각정지막
306 : 제3절연막 307 : 제2플러그
308 : 제2식각정지막 309 : 질화막
312 : 하부전극
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 메모리 소자의 3차원 캐패시터용 하부전극 형성 방법에 관한 것이다.
반도체 소자의 셀 사이즈가 미세화됨에 따라 필요한 셀 캐패시턴스를 확보하기 위하여 다양한 방향에서의 기술 개발이 이루어지고 있다. 그 중의 한가지 방법이 캐패시터의 형상을 3차원 구조로 형성하는 것으로, 이러한 3차원 형상의 캐패시터의 대표적인 예로 컨캐이브(Concave) 구조의 캐패시터와 실린더(Cylinder) 구조의 캐패시터가 있다.
도 1a 내지 도 1c는 종래기술에 따른 실린더형 캐패시터의 하부전극 형성 공정을 도시한 단면도로서, 이를 참조하여 종래의 하부전극 형성 공정을 살펴본다.
먼저, 도 1a에 도시된 바와 같이, 트랜지스터 등의 반도체 소자를 이루기 위 한 여러 요소가 형성된 기판(100) 상에 제1절연막(101)을 형성한 후, 제1절연막(101)을 관통하여 기판(100)에 콘택된 제1플러그(102)를 형성하는 바, 제1플러그(102)는 기판(100)의 소스/드레인 등의 불순물 확산영역에 전기적으로 도통되도록 연결(콘택)된다. 따라서, 제1플러그(102)를 셀콘택 플러그라 칭하기도 한다.
여기서, 제1절연막(101)은 산화막 계열의 절연성 막으로, HDP(High Density Plasma) 산화막, TEOS(Tetra Ethyl Ortho Silicate)막, BPSG(Boro Phospho Silicate Glass)막, BSG(Boro Silicate Glass)막, PSG(Phospho Silicate Glass)막, SOG(Spin On Glass)막, APL(Advanced Planarization Layer)막 등을 포함한다.
제1플러그(102)는 폴리실리콘을 사용하며, 도면에 도시되지는 않았지만, 제1플러그(102) 상부에 오믹 콘택과 하부전극 물질의 기판(100)으로의 확산을 방지하기 위한 목적으로 Ti/TiSi2/TiN 구조의 배리어막을 포함할 수도 있다.
이어서, 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 등의 평탄화 공정을 실시하여 제1플러그(102)와 제1절연막(101) 상부를 평탄화시킨 다음, 결과물 상에 제2절연막(103)을 형성한다.
이어서, 제1플러그(102)와 오버랩되지 않는 제2절연막(103) 상에 비트라인(104)을 형성한 후, 비트라인(104)을 포함한 전체 프로파일을 따라 질화막 계열의 제1식각정지막(105)을 얇게 증착한다.
제1식각정지막(105)은 후속 캐패시터의 스토리지노드 콘택 형성을 위한 식각 공정에서 비트라인(104)의 손실을 방지하기 위한 것이며, 특히 산화막 계열의 제3 절연막(106)과의 식각선택비를 얻기 위해 질화막 계열 예컨대, 실리콘질화막 또는 실리콘산화질화막을 사용한다.
한편, 비트라인(104)은 텅스텐 등을 포함하는 전도막과 절연성 하드마스크가 적층된 구조로서, 제1플러그(102) 중 스토리지노드 콘택이 이루어지는 않는 것과 직접 또는 비트라인 콘택 플러그를 통해 전기적으로 접속되며, 이 단면 상에서는 비트라인(104) 콘택은 도시되지 않는다.
제1식각정지막(105) 상에 산화막 계열의 제3절연막(106)을 두텁게 증착한 다음, 전면식각(Etchback) 또는 CMP 공정을 통해 그 상부를 평탄화시킨다.
계속해서, 스토리지노드 콘택 형성을 위한 포토레지스트 패턴(도시하지 않음)을 형성한다.
이어서, 포토레지스트 패턴을 식각마스크로 제3절연막(106)과 제1식각정지막(105) 및 제2절연막(103)을 순차적으로 식각하여 제1플러그(102)를 노출시키는 스토리지노드용 콘택홀(도시하지 않음)을 형성한다.
이 때, 제3절연막(106)을 식각하고 제1식각정지막(105)에서 1차 식각멈춤을 하고난 후, 제1식각정지막(105)과 제2절연막(103)을 다시 식각하며, 이렇게 식각 공정의 단계 별로 식각 레시피(Recipe)를 변화시킴으로써 원하는 식각 프로파일을 얻을 수 있다.
이어서, 전면에 폴리실리콘 등의 플러그 물질을 증착하여 스토리지노드용 콘택홀을 매립하여 제1플러그(102)와 전기적으로 콘택되도록 제2플러그(107)를 형성한 후, CMP 공정을 통해 그 상부를 평탄화시킨다. 여기서, 제2플러그(107)는 스토 리지노드용 콘택 플러그라 할 수 있다.
이어서, 후속 캐패시터 하부전극 즉, 스토리지노드 형성을 위한 식각 공정시 제2플러그(107)의 어택을 방지하기 위한 질화막 계열의 제2식각정지막(108)을 전면에 얇게 형성한 다음, 식각정지막(108) 상에 캐패시터의 수직 높이를 결정하여 그 전극용량에 영향을 미치는 캐패시터 형성용 산화막(109)을 형성한다
여기서, 후속 캐패시터 하부전극 형성을 위한 산화막(109) 식각 공정 시에는 식각 공정의 제어가 비교적 용이하여 제2식각정지막(108)은 생략이 가능하다.
산화막(109)은 전술한 산화막 계열의 막을 단독 또는 적층하여 사용이 가능하며, 통상 TEOS막의 단독 또는 TEOS막/PSG막의 적층 구조를 사용한다.
이어서, 산화막(109) 상에 캐패시터 하부전극 형성을 위한 포토레지스트 패턴(도시하지 않음)을 형성한다.
이어서, 포토레지스트 패턴을 식각마스크로 산화막(109)을 식각하는 바, 식각정지막(108)에서 식각멈춤을 한 다음, 식각정지막(108)을 제거하여 제2플러그(107) 표면을 노출시키는 오픈부(110)를 형성한다.
포토레지스트 패턴을 제거한 다음, 산화막(109)이 식각되어 오픈된 프로파일 즉, 오픈부(110)가 형성된 전체 프로파일을 따라 캐패시터 하부전극용 전도막을 증착하여 제2플러그(107)와 콘택시킨 다음, 전도막 상부의 오픈부(110)를 충분히 매립할 수 있을 정도로 포토레지스트를 도포한 다음, 산화막(109) 표면이 노출될 때까지 전면식각 또는 CMP 공정을 통해 전도막을 평탄화 및 아이솔레이션(Isolation)시킨다.
이어서, 완충산화막식각제(Buffered Oxide Etchant; 이하 BOE라 함) 또는 불산(HF) 등을 이용한 습식 딥-아웃(Dip-out) 공정을 통해 남아있는 산화막(109)을 제거함으로써, 도 1c와 같은 실린더 형상의 하부전극(111)을 형성한다.
이어서, 잔류하는 포토레지스트를 건식 스트립 공정에 의해 제거하는 바, O2/CF4/H2O/N2 또는 O2/N2를 이용하여 식각한 다음, 솔벤트(Solvent)를 이용하여 세정함으로써 식각시 발생한 부산물과 잔류하는 포토레지스트를 제거한다.
이어서, 식각에 의한 하부전극(111)의 저하된 특성을 회복하도록 열처리를 실시하며, 다시 유전체막 형성 전에 BOE 등을 이용하여 짧게 세정 공정을 실시하여 추가로 불순물을 제거한다.
도면에 도시되지는 않았지만 하부전극(111) 상에 유전체막과 상부전극을 형성함으로써 실린더형 캐패시터 형성을 위한 일련의 공정이 완료된다.
도 2는 전술한 도 1c의 하부전극 형성이 완료된 반도체 소자를 복수의 하부전극을 포함하도록 도시한 단면도이다.
도 2를 참조하면, 실린더 형상의 캐패시터 하부전극(111)이 서로 아이솔레이션되어 형성되어 있다.
실린더 형상의 캐패시터 형성을 위해 도 1c의 딥-아웃 공정에서 완전 딥-아웃(Full dip-out)을 실시하여 산화막(109)을 완전히 제거한다.
실린더 형상의 하부전극(111) 형성을 위한 산화막(109)의 제거시 완전 딥-아웃 공정을 실시할 때, 식각 용액인 HF나 BOE의 계면 장력에 의해 하부전극(111) 이 'X'와 같이 리닝(Leaning)되어 이웃하는 하부전극(111)과 전기적으로 단락되는 문제가 발생하게 된다.
이러한 리닝 현상은 고집적화될 수록 즉, 하부전극(111) 간의 간격이 좁아지고 이웃하는 면적이 클수록 또한 하부전극(111)의 폭이 작아지고 그 높이가 높아질 수록 더욱 심각하게 나타난다.
심할 경우에는 도시된 'Y'와 같이 하부전극(111)이 없어져 버리는 경우가지도 발생한다.
전술한 실린더 형상의 캐패시터 보다는 그 캐패시턴스 증가를 위한 효율이 조금 떨어지더라도 캐패시턴스 효율이 높은 또다른 3차원 형상이 컨캐이브 구조이다.
컨캐이브 구조는 도 1b의 공정 후 산화막(109) 제거를 위한 딥-아웃 공정에서 이웃하는 하부전극(111) 사이에서 산화막(109)이 남도록 부분적인 딥-아웃(Partial dip-out) 공정을 실시함으로써, 캐패시터 형성 영역에서는 도 1b와 같은 단면을 갖게 된다.
이 경우에는 실린더 형상의 하부전극 형성시 산화막(109)의 풀 딥-아웃시 발생하는 하부전극의 리닝 등의 문제를 극복할 수 있다.
그러나, 부분적인 딥-아웃 공정의 경우 딥-아웃되는 산화막(109)의 양을 제어하는 것이 어렵다. 산화막(109)의 제거되는 양이 일률적이지 않을 경우 동일 칩 내에 위치한 셀 캐패시턴스가 서로 달라지게 되는 문제가 있다.
상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, 실린더 형상의 캐패시터 하부전극 형성을 위한 완전 딥-아웃 공정에 따른 리닝 현상 및 하부전극의 손실을 방지하며, 컨캐이브 형상의 캐패시터 하부전극 형성을 위한 부분적인 딥-아웃 공정에서 산화막의 제거되는 양이 일률적이지 않아 발생하는 셀 캐패시턴스의 차이를 극복할 수 있는 반도체 소자의 캐패시터 하부전극 형성 방법을 제공하는 것을 그 목적으로 한다.
상기와 같은 문제점을 해결하기 위해 본 발명은, 기판 상에 플러그를 형성하는 단계; 상기 플러그가 형성된 전면에 캐패시터 형성용 절연막인 질화막과 산화막을 차례로 형성하는 단계; 상기 산화막 및 상기 질화막을 선택적으로 식각하여 상기 플러그를 노출시키는 오픈부를 형성하는 단계; 상기 오픈부가 형성된 전체 프로파일을 따라 하부전극용 전도막을 증착하는 단계; 상기 산화막이 노출되는 타겟으로 상기 전도막을 제거하여 아이솔레이션된 캐패시터 하부전극을 형성하는 단계; 및 습식 딥-아웃 공정을 실시하여 상기 산화막을 제거하는 단계를 포함하는 반도체 소자의 캐패시터 하부전극 형성 방법을 제공한다.
또한, 상기와 같은 문제점을 해결하기 위해 본 발명은, 기판 상에 플러그를 형성하는 단계; 상기 플러그가 형성된 전면에 캐패시터 형성용 절연막인 제1질화막과 제1산화막과 제2질화막 및 제2산화막을 차례로 형성하는 단계; 상기 제2산화막 과 제2질화막과 제1산화막 및 제1질화막을 선택적으로 식각하여 상기 플러그를 노출시키는 오픈부를 형성하는 단계; 상기 오픈부가 형성된 전체 프로파일을 따라 하부전극용 전도막을 증착하는 단계; 상기 산화막이 노출되는 타겟으로 상기 전도막을 제거하여 아이솔레이션된 캐패시터 하부전극을 형성하는 단계; 및 습식 딥-아웃 공정을 실시하여 상기 제2산화막을 제거하는 단계를 포함하는 반도체 소자의 캐패시터 하부전극 형성 방법을 제공한다.
본 발명은 캐패시터 형성을 위한 희생막으로 사용하던 종래의 산화막의 단층 구조를 산화막/질화막 구조로 함으로써, 습식 딥-아웃시 산화막 하부의 질화막이 습식 케미컬의 하부전극과 하지층 사이로의 침투를 방지하며, 하부의 질화막이 하부전극을 지지하는 역할을 하도록 하여 리닝 및 하부전극의 리프팅(Lifting)을 방지한다. 또한, 딥-아웃시 산화막이 제거되고 질화막 상부에서 식각 멈춤이 일어나므로 잔류하는 질화막의 두께가 일정하므로 일률적인 셀 캐패시턴스를 확보할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 3a 내지 도 3c는 본 발명의 일실시예에 따른 3차원 구조의 캐패시터의 하부전극 형성 공정을 도시한 단면도로서, 이를 참조하여 본 발명의 일실시예에 따른 하부전극 형성 공정을 살펴본다.
먼저, 도 3a에 도시된 바와 같이, 트랜지스터 등의 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(300) 상에 제1절연막(301)을 형성한 후, 제1절연막(301)을 관통하여 기판(300)에 콘택된 제1플러그(302)를 형성한다.
이 때, 제1플러그(302)는 기판(300)의 소스/드레인 등의 불순물 확산영역에 전기적으로 도통되도록 연결(콘택)된다. 따라서, 제1플러그(302)를 셀콘택 플러그라 칭하기도 한다.
여기서, 제1절연막(301)은 산화막 계열의 절연성 막으로, HDP 산화막, TEOS막, BPSG막, BSG막, PSG막, SOG막, APL막 등을 포함한다.
제1플러그(302)는 폴리실리콘을 사용하며, 도면에 도시되지는 않았지만, 제1플러그(302) 상부에 오믹 콘택과 하부전극 물질의 기판(300)으로의 확산을 방지하기 위한 목적으로 Ti/TiSi2/TiN 구조의 배리어막을 포함할 수도 있다.
이어서, CMP 등의 평탄화 공정을 실시하여 제1플러그(302)와 제1절연막(301) 상부를 평탄화시켜 제1플러그(302)를 서로 아이솔레이션 시킨 다음, 결과물 상에 제2절연막(303)을 형성한다.
이어서, 제1플러그(302)와 오버랩되지 않는 제2절연막(303) 상에 비트라인(304)을 형성한 후, 비트라인(304)을 포함한 전체 프로파일을 따라 질화막 계열의 제1식각정지막(305)을 얇게 증착한다.
제1식각정지막(305)은 후속 캐패시터의 스토리지노드 콘택 형성을 위한 식각 공정에서 비트라인(304)의 손실을 방지하기 위한 것이며, 특히 산화막 계열의 제3 절연막(306)과의 식각선택비를 얻기 위해 질화막 계열 예컨대, 실리콘질화막 또는 실리콘산화질화막을 사용한다.
한편, 비트라인(304)은 텅스텐 등을 포함하는 전도막과 절연성 하드마스크가 적층된 구조로서, 제1플러그(302) 중 스토리지노드 콘택이 이루어지는 않는 것과 직접 또는 비트라인 콘택 플러그를 통해 전기적으로 접속되며, 이 단면 상에서는 비트라인(304) 콘택은 도시되지 않는다.
제1식각정지막(305) 상에 산화막 계열의 제3절연막(306)을 두텁게 증착한 다음, 전면식각 또는 CMP 공정을 통해 그 상부를 평탄화시킨다.
계속해서, 스토리지노드 콘택 형성을 위한 포토레지스트 패턴(도시하지 않음)을 형성한다.
이어서, 포토레지스트 패턴을 식각마스크로 제3절연막(306)과 제1식각정지막(305) 및 제2절연막(303)을 순차적으로 식각하여 제1플러그(302)를 노출시키는 스토리지노드용 콘택홀(도시하지 않음)을 형성한다.
이 때, 제3절연막(306)을 식각하고 제1식각정지막(305)에서 1차 식각멈춤을 하고난 후, 제1식각정지막(305)과 제2절연막(303)을 다시 식각하며, 이렇게 식각 공정의 단계 별로 식각 레시피를 변화시킴으로써 원하는 식각 프로파일을 얻을 수 있다.
이어서, 전면에 폴리실리콘 등의 플러그 물질을 증착하여 스토리지노드용 콘택홀을 매립하여 제1플러그(302)와 전기적으로 접속되도록 제2플러그(307)를 형성한 후, CMP 공정을 통해 그 상부를 평탄화시킨다. 여기서, 제2플러그(307)는 스토 리지노드용 콘택 플러그라 할 수 있다.
이어서, 후속 캐패시터 하부전극 즉, 스토리지노드 형성을 위한 식각 공정시 제2플러그(307)의 어택을 방지하기 위한 질화막 계열의 제2식각정지막(308)을 전면에 얇게 형성한 다음, 식각정지막(308) 상에 캐패시터의 수직 높이를 결정하여 그 전극용량에 영향을 미치는 캐패시터 형성용 절연막으로 질화막(309)과 산화막(310)을 차례로 형성한다.
여기서, 후속 캐패시터 하부전극 형성을 위한 캐패시터 형성용 절연막인 산화막(310)과 질화막(309) 식각 공정 시에는 식각 공정의 제어가 비교적 용이하여 제2식각정지막(308)은 생략이 가능하다.
산화막(310)은 전술한 산화막 계열의 막을 단독 또는 적층하여 사용이 가능하며, 통상 TEOS막의 단독 또는 TEOS막/PSG막의 적층 구조를 사용한다. 질화막(309)는 실리콘 질화막 또는 실리콘 산화질화막 등을 포함한다.
질화막(309)은 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; 이하 PECVD라 함) 또는 저압 화학기상증착(Low Pressure Chemical Vapor Deposition; 이하 LPCVD라 함) 방식을 사용하여 증착하며, 산화막(310)은 PECVD 방식을 사용하여 증착하는 것이 바람직하다.
이어서, 산화막(310) 상에 캐패시터 하부전극 형성을 위한 포토레지스트 패턴(도시하지 않음)을 형성한다.
이어서, 포토레지스트 패턴을 식각마스크로 산화막(310)과 질화막(309)을 식각하는 바, 식각정지막(308)에서 식각멈춤을 한 다음, 식각정지막(308)을 제거하여 제2플러그(307) 표면을 노출시키는 오픈부(311)를 형성한다.
포토레지스트 패턴을 제거한 다음, 산화막(310)과 질화막(309)이 식각되어 오픈된 프로파일 즉, 오픈부(311)가 형성된 전체 프로파일을 따라 캐패시터 하부전극용 전도막을 증착하여 제2플러그(307)와 콘택시킨 다음, 전도막 상부의 오픈부(311)를 충분히 매립할 수 있을 정도로 포토레지스트를 도포한 다음, 산화막(310) 표면이 노출될 때까지 전면식각 또는 CMP 공정을 통해 전도막을 평탄화 및 아이솔레이션시킨다.
이어서, BOE 또는 불산(HF) 등을 이용한 습식 딥-아웃 공정을 통해 산화막(310)을 제거함으로써, 도 1c와 같이 컨캐이브 구조가 결합된 실린더 형상의 하부전극(312)을 형성한다.
이어서, 잔류하는 포토레지스트를 건식 스트립 공정에 의해 제거하는 바, O2/CF4/H2O/N2 또는 O2/N2를 이용하여 식각한 다음, 솔벤트를 이용하여 세정함으로써 식각시 발생한 부산물과 잔류하는 포토레지스트를 제거한다.
이어서, 식각에 의한 하부전극(312)의 저하된 특성을 회복하도록 열처리를 실시하며, 다시 유전체막 형성 전에 BOE 등을 이용하여 짧게 세정 공정을 실시하여 추가로 불순물을 제거한다.
도면에 도시되지는 않았지만 하부전극(312) 상에 유전체막과 상부전극을 형성함으로써 컨캐이브 구조가 결합된 실린더형 캐패시터 형성을 위한 일련의 공정이 완료된다.
도 4는 전술한 도 3c의 하부전극 형성이 완료된 반도체 소자를 복수의 하부전극을 포함하도록 도시한 단면도이다.
도 4를 참조하면, 컨캐이브 구조가 결합된 실린더 형상의 캐패시터 하부전극(312)이 서로 아이솔레이션되어 형성되어 있다.
이러한 3차원 형상의 캐패시터 형성을 위해 도 3c의 딥-아웃 공정에서 완전 딥-아웃을 실시할 경우 산화막(310)이 제거되고, 그 하부의 질화막(309)은 배리어로서의 역할을 하기 때문에 습식 케미컬의 하부로의 침투로 인한 하부전극(312)의 리닝과 리프팅이 방지된다.
또한, 일률적으로 질화막(309)에서 식각 멈춤이 일어나 잔류하는 질화막(309)의 두께가 일정하므로 일률적인 셀 캐패시턴스를 확보할 수 있으며, 산화막(310) 제거시 산화막(310)과 질화막(309) 간의 식각선택비를 차이를 이용할 수 있으므로 정밀한 공정 제어 없이 딥-아웃 공정을 실시할 수 있다.
한편, 전술한 일실시예의 경우에서 질화막(309)의 두께를 두껍게 할 경우, 이로 인한 셀 캐패시턴스의 감소가 발생할 수 있다. 그러나, 질화막의 두께 등을 조절하여 최적의 레시피를 찾는 다면, 셀 캐패시턴스를 최소화하면서 상기한 장점을 얻을 수 있을 것이다.
전술한 일실시예의 경우 캐패시터 절연막인 산화막/질화막을 식각할 때, 산화막과 질화막의 식각선택비가 거의 없는 식각 레시피를 사용하므로, 식각 레시피를 정밀하게 조정하여야 한다.
이하에서는, 이러한 식각 레시피의 정밀한 조정을 줄일 수 있는 방식을 살펴 본다.
도 5a 내지 도 5c는 본 발명의 다른 실시예에 따른 3차원 구조의 캐패시터의 하부전극 형성 공정을 도시한 단면도로서, 이를 참조하여 본 발명의 다른 실시예에 따른 하부전극 형성 공정을 살펴본다.
한편, 도 3a 내지 도 3c의 일실시예와 동일한 구성에 대해서는 동일 부호를 사용하고, 그 상세한 설명을 생략한다.
먼저, 도 5a에 도시된 바와 같이, 트랜지스터 등의 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(300) 상에 제1절연막(301)을 형성한 후, 제1절연막(301)을 관통하여 기판(300)에 콘택된 제1플러그(302)를 형성한다.
이어서, CMP 등의 평탄화 공정을 실시하여 제1플러그(302)와 제1절연막(301) 상부를 평탄화시켜 제1플러그(302)를 서로 아이솔레이션 시킨 다음, 결과물 상에 제2절연막(303)을 형성한다.
이어서, 제1플러그(302)와 오버랩되지 않는 제2절연막(303) 상에 비트라인(304)을 형성한 후, 비트라인(304)을 포함한 전체 프로파일을 따라 질화막 계열의 제1식각정지막(305)을 얇게 증착한다.
제1식각정지막(305) 상에 산화막 계열의 제3절연막(306)을 두텁게 증착한 다음, 전면식각 또는 CMP 공정을 통해 그 상부를 평탄화시킨다.
이어서, 제3절연막(306)과 제2절연막(303)을 관통하여 제1플러그(302)에 콘택되며, 스토리지노드용 콘택 플러그인 제2플러그(307)를 형성한 후, CMP 공정을 통해 그 상부를 평탄화시킨다.
이어서, 전면에 제2식각정지막(308)을 얇게 형성한 다음, 식각정지막(308) 상에 캐패시터 형성용 절연막으로 제1질화막(313)과 제1산화막(314)와 제2질화막(315) 및 제2산화막(316)을 차례로 형성한다.
여기서, 후속 캐패시터 하부전극 형성을 위한 캐패시터 형성용 절연막인 제1질화막(313)과 제1산화막(314)와 제2질화막(315) 및 제2산화막(316)에 대한 식각 공정 시에는 식각 공정의 제어가 비교적 용이하여 제2식각정지막(308)은 생략이 가능하다. 또한, 이 경우에는 제1질화막(313)으로 식각정지막의 역할을 할 수 있다.
이어서, 제2산화막(316) 상에 캐패시터 하부전극 형성을 위한 포토레지스트 패턴(도시하지 않음)을 형성한 다음, 포토레지스트 패턴을 식각마스크로 제1질화막(313)과 제1산화막(314)와 제2질화막(315) 및 제2산화막(316)을 식각하는 바, 식각정지막(308)에서 식각멈춤을 한 다음, 식각정지막(308)을 제거하여 제2플러그(307) 표면을 노출시키는 오픈부(311)를 형성한다.
이 때, 제1질화막(313)에서 식각 멈춤을 한 다음, 제1질화막(313)과 식각정지막(308)을 제거할 수도 있다. 또한, 식각정지막(308)을 생략할 경우 제1질화막(313)에서 식각 멈춤을 한 다음, 제1질화막(313)을 제거할 수도 있다.
한편, 제2산화막(316)과 제2질화막(315) 까지의 식각은 식각선택비가 없는 일반적인 식각 공정인 반면, 제1산화막(314)에 대한 식각시 질화막 계열과 산화막 계열 간의 식각선택비를 갖는 식각 레시피를 적용하면, 제1질화막(313)에서 식각이 멈추는 식각정지 역할을 하므로 식각 레시피의 정밀한 제어를 생략할 수 있다.
이어서, 포토레지스트 패턴을 제거한 다음, 제1질화막(313)과 제1산화막 (314)와 제2질화막(315) 및 제2산화막(316)이 식각되어 오픈된 프로파일 즉, 오픈부(311)가 형성된 전체 프로파일을 따라 캐패시터 하부전극용 전도막을 증착하여 제2플러그(307)와 콘택시킨 다음, 전도막 상부의 오픈부(311)를 충분히 매립할 수 있을 정도로 포토레지스트를 도포한 다음, 제2산화막(316) 표면이 노출될 때까지 전면식각 또는 CMP 공정을 통해 전도막을 평탄화 및 아이솔레이션시킨다.
이어서, BOE 또는 불산(HF) 등을 이용한 습식 딥-아웃 공정을 통해 제2산화막(316)을 제거함으로써, 도 5c와 같이 컨캐이브 구조가 결합된 실린더 형상의 하부전극(312)을 형성한다.
이어서, 잔류하는 포토레지스트를 건식 스트립 공정에 의해 제거한 다음, 솔벤트를 이용하여 세정함으로써 식각시 발생한 부산물과 잔류하는 포토레지스트를 제거한다.
이어서, 식각에 의한 하부전극(312)의 저하된 특성을 회복하도록 열처리를 실시하며, 다시 유전체막 형성 전에 BOE 등을 이용하여 짧게 세정 공정을 실시하여 추가로 불순물을 제거한다.
도면에 도시되지는 않았지만 하부전극(312) 상에 유전체막과 상부전극을 형성함으로써 컨캐이브 구조가 결합된 실린더형 캐패시터 형성을 위한 일련의 공정이 완료된다.
도 6는 전술한 도 5c의 하부전극 형성이 완료된 반도체 소자를 복수의 하부전극을 포함하도록 도시한 단면도이다.
도 6을 참조하면, 컨캐이브 구조가 결합된 실린더 형상의 캐패시터 하부전극 (312)이 서로 아이솔레이션되어 형성되어 있다.
이러한 3차원 형상의 캐패시터 형성을 위해 도 5c의 딥-아웃 공정에서 완전 딥-아웃을 실시할 경우 제2산화막(316)이 제거되고, 그 하부의 제2질화막(315)은 배리어로서의 역할을 하기 때문에 습식 케미컬의 하부로의 침투로 인한 하부전극(312)의 리닝과 리프팅이 방지된다.
또한, 일률적으로 제2질화막(315)에서 식각 멈춤이 일어나 잔류하는 제2질화막(315)의 두께가 일정하므로 일률적인 셀 캐패시턴스를 확보할 수 있으며, 제2산화막(316) 제거시 제2산화막(316)과 제2질화막(309) 간의 식각선택비를 차이를 이용할 수 있으므로 정밀한 공정 제어 없이 딥-아웃 공정을 실시할 수 있다.
한편, 전술한 다른 실시예의 경우에서 제1 및 제2질화막(313, 315)와 제1산화막(314)의 두께를 두껍게 할 경우, 이로 인한 셀 캐패시턴스의 감소가 발생할 수 있다. 그러나, 이들의 두께 등을 조절하여 최적의 레시피를 찾는 다면, 셀 캐패시턴스를 최소화하면서 상기한 장점을 얻을 수 있을 것이다.
아울러, 캐패시터 절연막인 제2산화막(316)/제2질화막(315)/제1산화막(314)/제1질화막(313) 식각 공정 중 제1산화막(314) 식각시 상부의 제2질화막(315) 및 하부의 제1질화막(313)과의 식각선택비를 갖는 식각 공정을 적용하여 제1질화막(313)에서 식각 멈춤을 할 수 있도록 하여 하부의 식각정지막이 없다라도 정밀한 식각 레시피의 조정없이 원하는 캐패시터 하부전극 영역을 정의할 수 있다.
이 때, 제2산화막(316)/제2질화막(315)/제1산화막(314)/제1질화막(313)의 전체 두께가 일실시예에서의 산화막/질화막 구조의 두께와 실질적으로 동일하게 하는 것이 바람직하다.
전술한 바와 같이 이루어지는 본 발명은, 캐패시터 형성을 위한 희생막으로 사용하던 종래의 산화막의 단층 구조를 산화막/질화막 또는 산화막/질화막/산화막/질화막 구조로 변경함으로써, 습식 딥-아웃시 산화막 하부의 질화막이 습식 케미컬의 하부전극과 하지층 사이로의 침투를 방지하며, 하부의 질화막이 하부전극을 지지하는 역할을 하도록 하여 리닝 및 하부전극의 리프팅을 방지할 수 있으며, 딥-아웃시 산화막이 제거되고 질화막 상부에서 식각 멈춤이 일어나므로 잔류하는 질화막의 두께가 일정하므로 일률적인 셀 캐패시턴스를 확보할 수 있음을 실시예를 통해 알아 보았다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은, 3차원 형상의 캐패시터 하부전극 형성시 하부전극의 리닝 및 리프팅에 따른 전기적 단락 방지하며, 전하저장용량을 증가시킬 수 있어, 궁극적으로 반도체소자의 수율 및 생산성을 향상시킬 수 있는 효과가 있다.

Claims (11)

  1. 기판 상에 플러그를 형성하는 단계;
    상기 플러그가 형성된 전면에 캐패시터 형성용 절연막인 질화막과 산화막을 차례로 형성하는 단계;
    상기 산화막 및 상기 질화막을 선택적으로 식각하여 상기 플러그를 노출시키는 오픈부를 형성하는 단계;
    상기 오픈부가 형성된 전체 프로파일을 따라 하부전극용 전도막을 증착하는 단계;
    상기 산화막이 노출되는 타겟으로 상기 전도막을 제거하여 아이솔레이션된 캐패시터 하부전극을 형성하는 단계; 및
    습식 딥-아웃 공정을 실시하여 상기 산화막을 제거하는 단계
    를 포함하는 반도체 소자의 캐패시터 하부전극 형성 방법.
  2. 제 1 항에 있어서,
    상기 하부전극은 상기 플러그와 접속된 측면에서 상기 질화막에 의해 지지되는 것을 특징으로 하는 반도체 소자의 캐패시터 하부전극 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 하부전극은 상기 질화막에 의해 지지되는 하부에서는 컨캐이브 형상이고, 그 상부에서는 실린더 형상인 것을 특징으로 하는 반도체 소자의 캐패시터 하부전극 형성 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 질화막을 플라즈마 화학기상증착 방식 또는 저압 화학기상증착 방식을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 하부전극 형성 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 산화막을 플라즈마 화학기상증착 방식을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 하부전극 형성 방법.
  6. 기판 상에 플러그를 형성하는 단계;
    상기 플러그가 형성된 전면에 캐패시터 형성용 절연막인 제1질화막과 제1산화막과 제2질화막 및 제2산화막을 차례로 형성하는 단계;
    상기 제2산화막과 제2질화막과 제1산화막 및 제1질화막을 선택적으로 식각하여 상기 플러그를 노출시키는 오픈부를 형성하는 단계;
    상기 오픈부가 형성된 전체 프로파일을 따라 하부전극용 전도막을 증착하는 단계;
    상기 산화막이 노출되는 타겟으로 상기 전도막을 제거하여 아이솔레이션된 캐패시터 하부전극을 형성하는 단계; 및
    습식 딥-아웃 공정을 실시하여 상기 제2산화막을 제거하는 단계
    를 포함하는 반도체 소자의 캐패시터 하부전극 형성 방법.
  7. 제 6 항에 있어서,
    상기 하부전극은 상기 플러그와 접속된 측면에서 상기 제2질화막/제1산화막/제1질화막에 의해 지지되는 것을 특징으로 하는 반도체 소자의 캐패시터 하부전극 형성 방법.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 하부전극은 상기 제2질화막/제1산화막/제1질화막에 의해 지지되는 하부에서는 컨캐이브 형상이고, 그 상부에서는 실린더 형상인 것을 특징으로 하는 반도체 소자의 캐패시터 하부전극 형성 방법.
  9. 제 6 항 또는 제 7 항에 있어서,
    상기 오픈부를 형성하는 단계에서,
    상기 제2산화막과 상기 제2질화막을 식각선택비가 없이 식각한 다음, 상기 제1산화막을 식각할 때, 산화막과 질화막에 대한 식각선택비를 갖는 식각 레시피를 적용하여 상기 제1질화막에서 식각 멈춤을 한 다음, 상기 제1질화막을 식각하여 상기 오픈부를 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 하부전극 형성 방법.
  10. 제 6 항 또는 제 7 항에 있어서,
    상기 제1질화막과 상기 제2질화막을 플라즈마 화학기상증착 방식 또는 저압 화학기상증착 방식을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 하부전극 형성 방법.
  11. 제 6 항 또는 제 7 항에 있어서,
    상기 제1산화막과 상기 제2산화막을 플라즈마 화학기상증착 방식을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 하부전극 형성 방법.
KR1020040049915A 2004-06-30 2004-06-30 반도체 소자의 캐패시터 하부전극 형성 방법 KR20060000924A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040049915A KR20060000924A (ko) 2004-06-30 2004-06-30 반도체 소자의 캐패시터 하부전극 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040049915A KR20060000924A (ko) 2004-06-30 2004-06-30 반도체 소자의 캐패시터 하부전극 형성 방법

Publications (1)

Publication Number Publication Date
KR20060000924A true KR20060000924A (ko) 2006-01-06

Family

ID=37104143

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040049915A KR20060000924A (ko) 2004-06-30 2004-06-30 반도체 소자의 캐패시터 하부전극 형성 방법

Country Status (1)

Country Link
KR (1) KR20060000924A (ko)

Similar Documents

Publication Publication Date Title
KR101589912B1 (ko) 커패시터 및 이의 제조 방법
US5817555A (en) Method for fabricating capacitor of semiconductor device using hemispherical grain (HSG) polysilicon
JP2009239285A (ja) 半導体素子の垂直チャネルトランジスタ及びその形成方法
JPH1098155A (ja) 半導体素子のキャパシタ形成方法
KR100566300B1 (ko) 반도체소자의 캐패시터 하부전극 형성 방법
US7109080B2 (en) Method of forming capacitor over bitline contact
KR20060000924A (ko) 반도체 소자의 캐패시터 하부전극 형성 방법
KR100674894B1 (ko) 2단계 화학기계적 연마를 통한 하부전극층 분리방법
KR100571632B1 (ko) 반도체소자 제조 방법
KR100937993B1 (ko) 반도체 메모리장치 및 그 제조 방법
KR100842761B1 (ko) 반도체소자의 캐패시터 하부전극 형성방법
KR20050119498A (ko) 커패시터 제조 방법
KR100937937B1 (ko) 반도체 메모리장치 및 그 제조 방법
KR100266010B1 (ko) 캐패시터형성방법
KR20010045911A (ko) 반도체장치의 커패시터 제조방법
KR100471411B1 (ko) 플러그 심을 억제할 수 있는 반도체소자 제조방법
KR101025732B1 (ko) 크랙 방지를 위한 캐패시터 제조 방법
KR100866127B1 (ko) 반도체 소자의 캐패시터 형성방법
KR100429373B1 (ko) 반도체소자의 커패시터 형성방법
KR100875658B1 (ko) 반도체소자 제조방법
KR100625794B1 (ko) 반도체 소자 제조 방법
KR0165409B1 (ko) 반도체 장치의 커패시터 및 그 제조방법
CN114496927A (zh) 半导体结构及其形成方法
KR20010083349A (ko) 광범위하게 평탄화된 반도체 소자의 제조방법
KR20090012408A (ko) 반도체 소자의 실린더형 캐패시터 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application