KR20040001997A - 반도체 메모리 소자의 실린더형 커패시터 형성방법 - Google Patents

Abstract

본 발명은 반도체 메모리 소자의 실린더형 커패시터 형성방법에 관하여 개시한다. 본 발명은 셀 영역 및 주변회로 영역에 비하여 가드링 패턴에 선택적으로 스토퍼막을 두껍게 형성시켜 줌으로써 가드링 패턴과 비트라인이 전기적으로 쇼트되거나 또는 희생 산화막 습식 식각시에 가드링 패턴이 리프팅되는 문제를 해결할 수 있는 반도체 메모리 소자의 실린더형 커패시터 형성방법을 제공한다.

Description

반도체 메모리 소자의 실린더형 커패시터 형성방법{Method for forming cylinder type capacitor of semiconductor memory device}

본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 메모리 소자의 실린더형 커패시터 형성방법에 관한 것이다.

반도체 소자가 고집적화 될수록 셀 커패시터(Cell Capacitor)의 홀 싸이즈(Hole Size)는 점점 작아지는 반면에 커패시터 산화막층의 높이는 점점 높아지고 있다. 이에 따라 최대한의 셀 커패시턴스를 확보하기 위하여 커패시터 단면적을 넓힐 수 있는 실린더 타입의 커패시터가 적용되고 있다.

한편, 커패시터 하부전극 형성시 셀 영역의 희생 산화막만을 선택적으로 제거하기 위하여 셀 영역과 주변회로영역의 경계에 습식 식각에 대한 배리어(barrier) 역할을 하는 가드링 패턴(guardring pattern)을 형성하고 있다. 그러나, 상기 가드링 패턴을 형성하는 과정에서 여러가지 공정상의 문제점이 발생하고 있다.

즉, 가드링 패턴의 싸이즈가 셀 커패시터와는 다르기 때문에 커패시터 하부전극 형성을 위한 개구부 형성시에 가드링 패턴이 형성될 영역이 과도하게 식각되거나, 또는 반대로 식각이 덜 되는 문제점이 있다. 이러한 경우에 비트라인과의 전기적 쇼트(Short)로 인하여 소자가 오동작되거나, 희생 산화막 습식 식각시에 가드링 패턴이 리프팅(Lifting)되거나 쓰러질 수 있다.

도 1 내지 도 4는 하부전극과 비트라인이 전기적으로 쇼트되는 종래의 문제점을 설명하기 위하여 도시한 단면도들이다.

도 1 내지 도 4를 참조하면, 개구부(122) 형성을 위한 식각시에 셀 영역(A)은 하부가 비트라인 캡핑막(104)과 하부전극 콘택 플러그(112)로 구성되어 있기 때문에 안정적으로 식각이 조절될 수 있지만, 커패시터 가드링 패턴이 형성될 영역(B)은 하부층이 층간 절연막(110)이기 때문에 과도 식각되어 주변회로부 전극으로 사용하는 비트라인(104)과 가드링 패턴(124a)이 전기적으로 쇼트되는 문제가 발생할 수 있다. 이러한 문제는 커패시터의 높이가 높아지면서 점점 더 심각해지고 있다. 즉, 실린더형 커패시터의 높이를 크게 위하여 희생 산화막(118)의 증착 두께가 높아지고 있으며, 따라서 커패시터 하부전극(124)을 형성하기 위한 개구부(122) 형성시에 식각 타겟(Target)이 커지면서 과도 식각이 발생하여 결국 가드링 패턴(124a)과 비트라인이 전기적으로 쇼트되는 현상을 더욱 유발시키는 문제점이 있다.

도 5 내지 도 7은 커패시터 가드링 패턴이 리프팅되거나 또는 쓰러지는 종래의 문제점을 설명하기 위하여 도시한 단면도들이다.

도 5 내지 도 7을 참조하면, 커패시터 하부전극(124) 형성을 위한 개구부(122) 형성시에 가드링 패턴이 형성될 영역(B)에서 식각이 덜 될 경우(도 5 참조), 희생 산화막(118) 제거시에 가드링 패턴(124a) 하부에 있던 희생 산화막(118)도 식각되거나 언더컷(Undercut)이 발생하여 가드링 패턴(124a)이 결국 리프팅되거나 쓰러지는 경우가 발생할 수 있다.

본 발명이 이루고자 하는 기술적 과제는 가드링 패턴과 비트라인이 전기적으로 쇼트되거나 가드링 패턴이 리프팅되거나 쓰러지는 문제를 해결할 수 있는 반도체 메모리 소자의 실린더형 커패시터 형성방법을 제공함에 있다.

도 1 내지 도 4는 하부전극과 비트라인이 전기적으로 쇼트되는 종래의 문제점을 설명하기 위하여 도시한 단면도들이다.

도 5 내지 도 7은 커패시터 가드링 패턴이 리프팅되거나 또는 쓰러지는 종래의 문제점을 설명하기 위하여 도시한 단면도들이다.

도 8 내지 도 11은 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 실린더형 커패시터 형성방법을 설명하기 위하여 도시한 단면도들이다.

<도면의 주요 부분에 부호의 설명>

114, 214: 스토퍼막118, 218: 희생 산화막

122, 222: 하부전극 형성을 위한 개구부

124a, 224a: 커패시터 가드링 패턴

상기 기술적 과제를 달성하기 위하여 본 발명은, 셀 영역, 가드링 패턴 영역및 주변회로 영역이 정의된 반도체 기판 상에 층간절연막을 형성하는 단계와, 상기 층간절연막을 식각하여 셀 영역의 상기 층간절연막 내에 콘택 플러그를 형성하는 단계와, 상기 콘택 플러그가 형성된 반도체 기판 상에 스토막을 증착한 후, 가드링 패턴 영역의 상기 스토퍼막을 보호하면서 셀 영역 및 주변회로 영역의 상기 스토퍼막을 일부 식각하여 상기 가드링 패턴 영역의 스토퍼막을 상기 셀 영역 및 상기 주변회로 영역의 스토퍼막에 비하여 두껍게 형성하는 단계와, 상기 스토퍼막이 형성된 반도체 기판 상에 상기 스토퍼막과의 식각 선택비가 큰 희생 산화막을 형성하는 단계와, 상기 셀 영역 및 상기 가드링 패턴 영역의 상기 희생 산화막 및 상기 스토퍼막을 식각하여 셀 영역의 상기 콘택 플러그를 개방하는 개구부를 형성하는 단계와, 상기 개구부가 형성된 반도체 기판 상에 단차를 따라 하부전극용 도전막을 증착하는 단계와, 상기 하부전극용 도전막이 형성된 개구부를 채우도록 갭필막을 형성하는 단계와, 상기 희생 산화막이 노출될 때까지 상기 갭필막과 상기 하부전극용 도전막을 평탄화하여 노드가 분리된 하부전극 패턴을 형성하는 단계와, 상기 셀 영역 및 상기 가드링 패턴 영역의 상기 갭필막 및 상기 희생 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 실린더형 커패시터 형성방법을 제공한다.

상기 스토퍼막은 실리콘 질화막으로 형성하는 것이 바람직하다. 상기 스토퍼막은 500 내지 5000Å 정도의 두께로 증착하고, 상기 셀 영역 및 주변회로 영역의 스토퍼막의 식각은 상기 스토퍼막을 100 내지 2000Å 정도 남기는 타겟으로 실시하는 것이 바람직하다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.

도 8 내지 도 11은 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 실린더형 커패시터 형성방법을 설명하기 위하여 도시한 단면도들이다. 도 8 내지 도 11에서 'A'는 셀 영역을, 'B'는 커패시터 가드링 패턴이 형성될 영역을, 'C'는 주변회로 영역을 각각 나타낸다.

도 8을 참조하면, 트랜지스터(미도시) 등의 하부 구조가 형성된 반도체 기판(200) 상에 비트라인 도전막(202) 및 비트라인 캡핑막(204)을 순차적으로 적층한 후, 패터닝하여 비트라인(206)을 형성한다. 비트 라인 캡핑막(204)은 실리콘 질화막으로 이루어지는 것이 바람직하다. 상기 트랜지스터는 소오스, 드레인 및 게이트 전극으로 이루어지며, 비트라인(206)은 상기 드레인과 전기적으로 연결된다.

비트라인(206)이 형성된 결과물 상에 스페이서 형성용 절연막을 증착한 후, 이방성 식각하여 비트라인(206) 측벽에 스페이서(208)를 형성한다.

전체 결과물 상에 층간절연막(210)을 증착한 후, 화학기계적 연마(ChemicalMechanical Polishing)하여 평탄화한다. 층간절연막(210)은 SOG막, BPSG막 등의 산화막으로 형성하는 것이 바람직하다.

층간절연막(210)을 식각하여 콘택홀을 형성하고, 상기 콘택홀을 도전 물질로 채움으로써 소오스 영역과 전기적으로 연결되는 커패시터 콘택 플러그(212)를 형성한다.

전체 결과물 상에 스토퍼막(214)을 증착한다. 스토퍼막(214)은 후술할 희생 산화막(218)과의 식각 선택비가 큰 실리콘 질화막으로 형성하는 것이 바람직하다. 스토퍼막(214)은 500 내지 5000Å 정도의 두께로 증착한다.

커패시터 가드링 패턴이 형성될 영역(이하 '가드링 패턴 영역'이라 함)(B)을 보호하는 포토레지스트 패턴(216)을 형성하고, 나머지 영역(셀 영역(A) 및 주변회로 영역(B))의 스토퍼막(214)을 부분 식각한다. 이때, 셀 영역(A) 및 주변회로 영역(C)에서 식각되어 잔류하는 스토퍼막(214)은 100 내지 2000Å 정도의 두께가 되도록 한다. 다음에, 포토레지스트 패턴을 제거한다.

도 9를 참조하면, 전체 결과물 상부에 희생 산화막(218)을 증착한 후, 화학기계적 연마하여 평탄화한다. 희생 산화막(218)은 10000 내지 30000Å 정도의 두께로 증착한다. 희생 산화막(218)은 BPSG(Boron Phosphorus Silicate Glass)막, HDP(High Density Plasma)막, TEOS(Tetra Ethyl Ortho Silicate)막, USG(Undoped Silicate Glass)막 등으로 형성할 수 있다.

실린더형 커패시터 하부전극을 형성하기 위한 개구부(222)를 정의하는 포토레지스트 패턴(220)을 형성한 후, 상기 포토레지스트 패턴(220)을 식각 마스크로사용하여 셀 영역(A) 및 가드링 패턴 영역(B)의 희생 산화막(218) 및 스토퍼막(214)을 식각하여 셀 영역(A)의 콘택 플러그(212)를 개방하는 개구부(222)를 형성한다. 이때, 가드링 패턴 영역(B)은 스토퍼막(214)이 셀 영역(A)에 비하여 두껍게 형성되어 있으므로 셀 영역(A)의 스토퍼막(214)이 완전히 식각되더라도 가드링 패턴 영역(B)의 스토퍼막(214)이 잔류하게 된다. 예컨대, 셀 영역(A)의 스토퍼막(214) 두께가 100Å 정도이고, 가드링 패턴 영역(B)의 스토퍼막(214) 두께가 500Å일 경우, 개구부(222)를 형성한 후에는 가드링 패턴 영역(B)의 스토퍼막(214)은 400Å 정도 잔류하게 된다. 이어서, 상기 포토레지스트 패턴(220)을 제거한다.

도 10을 참조하면, 결과물 상에 단차를 따라 하부전극용 도전막(224)을 증착한다. 하부전극용 도전막(224)은 100 내지 700Å 정도의 두께로 증착하는 것이 바람직하다. 하부전극용 도전막(224)은 폴리실리콘막 또는 금속막일 수 있다. 상기 폴리실리콘막은 불순물이 도핑된 폴리실리콘막 또는 불순물이 도핑된 폴리실리콘막과 불순물이 도핑되지 않은 폴리실리콘막의 조합막일 수 있다.

하부전극용 도전막(224)이 형성되어 있는 개구부(222)를 채우도록 갭필막(미도시)을 형성한다. 상기 갭필막은 희생 산화막(218)과 동일한 물질이거나 포토레지스트 물질일 수 있다.

희생 산화막(218) 표면이 드러날 때까지 상기 갭필막과 하부전극용 도전막(224)을 평탄화한다. 상기 평탄화 공정은 에치백(etch back) 공정 또는 화학기계적 연마 공정을 이용할 수 있다. 상기 평탄화 공정에 의하여 노드가 분리된 하부전극 패턴(224)과 가드링 패턴(224a)이 형성되게 된다. 이어서, 상기 갭필막으로포토레지스트 물질을 사용했을 경우 개구부(222)내를 채우고 있는 갭필막을 제거한다.

도 11을 참조하면, 셀 영역(A) 및 가드링 패턴 영역(B)의 희생 산화막(218)을 선택적으로 습식 식각하여 제거한다. 이때, 희생 산화막(218)의 습식 식각은 스토퍼막(214)에 대하여 희생 산화막(218)만을 선택적으로 식각할 수 있는 식각액, 예컨대 DHF 용액(Diluted HF; 예를 들면, 물과 HF가 50:1 정도의 비율로 희석된 HF 용액), BOE 용액(Buffer Oxide Etchant; 예를 들면, HF와 NH₄F가 100:1 또는 300:1 정도로 혼합된 용액) 또는 SC-1 용액(NHOH₄, H₂O₂및 H₂O를 소정 비율로 혼합한 용액)을 사용한다. 따라서, 스토퍼막(214)은 희생 산화막(218)과의 식각 선택비가 크므로 식각 정지막으로서의 역할을 한다. 한편, 상기 갭필막을 희생 산화막(218)과 동일한 물질로 형성한 경우에는 셀 영역(A) 및 가드링 패턴 영역(B)의 희생 산화막(218) 습식 식각시에 상기 갭필막도 동시에 제거되게 된다.

이후의 공정, 즉 유전체막(미도시) 및 상부전극(미도시)을 형성하는 공정은 일반적인 반도체 메모리 소자의 제조 공정과 동일하게 형성한다.

본 발명에 의한 반도체 메모리 소자의 실린더형 커패시터 형성방법에 의하면, 가드링 패턴 하부에만 선택적으로 스토퍼막을 두껍게 형성시켜 줌으로써 종래에 문제가 되었던 가드링 패턴과 비트라인이 전기적으로 쇼트되거나 또는 희생 산화막 습식 식각시에 가드링 패턴이 리프팅되는 문제를 해결할 수 있고, 따라서 반도체 메모리 소자 제조시 공정 안정화를 통한 생산성과 수율 향상을 기대할 수 있다.

이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

Claims (3)

1. 셀 영역, 가드링 패턴 영역 및 주변회로 영역이 정의된 반도체 기판 상에 층간절연막을 형성하는 단계;

   상기 층간절연막을 식각하여 셀 영역의 상기 층간절연막 내에 콘택 플러그를 형성하는 단계;

   상기 콘택 플러그가 형성된 반도체 기판 상에 스토막을 증착한 후, 가드링 패턴 영역의 상기 스토퍼막을 보호하면서 셀 영역 및 주변회로 영역의 상기 스토퍼막을 일부 식각하여 상기 가드링 패턴 영역의 스토퍼막을 상기 셀 영역 및 상기 주변회로 영역의 스토퍼막에 비하여 두껍게 형성하는 단계;

   상기 스토퍼막이 형성된 반도체 기판 상에 상기 스토퍼막과의 식각 선택비가 큰 희생 산화막을 형성하는 단계;

   상기 셀 영역 및 상기 가드링 패턴 영역의 상기 희생 산화막 및 상기 스토퍼막을 식각하여 셀 영역의 상기 콘택 플러그를 개방하는 개구부를 형성하는 단계;

   상기 개구부가 형성된 반도체 기판 상에 단차를 따라 하부전극용 도전막을 증착하는 단계;

   상기 하부전극용 도전막이 형성된 개구부를 채우도록 갭필막을 형성하는 단계;

   상기 희생 산화막이 노출될 때까지 상기 갭필막과 상기 하부전극용 도전막을 평탄화하여 노드가 분리된 하부전극 패턴을 형성하는 단계; 및

   상기 셀 영역 및 상기 가드링 패턴 영역의 상기 갭필막 및 상기 희생 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 실린더형 커패시터 형성방법.
2. 제1항에 있어서, 상기 스토퍼막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 실린더형 커패시터 형성방법.
3. 제1항에 있어서, 상기 스토퍼막은 500 내지 5000Å 정도의 두께로 증착하고, 상기 셀 영역 및 주변회로 영역의 스토퍼막의 식각은 상기 스토퍼막을 100 내지 2000Å 정도 남기는 타겟으로 실시하는 것을 특징으로 하는 반도체 메모리 소자의 실린더형 커패시터 형성방법.