KR20000043568A - 반도체 메모리 소자의 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 반도체 메모리 소자의 캐패시터 형성방법을 개시한다. 개시된 본 발명의 반도체 메모리 소자의 캐패시터 형성방법은, 워드라인들이 형성된 반도체 기판 상에 제1층간절연막을 증착하고, 상기 제1층간절연막 내에 상기 반도체 기판의 소정 부분과 콘택되는 폴리 플러그를 형성하는 단계; 상기 제1층간절연막 및 폴리 플러그 상에 제2층간절연막 및 베리어막을 순차적으로 형성하는 단계; 상기 베리어막 상에 폴리 플러그의 상부 부분을 노출시키는 제1감광막 패턴을 형성하고, 상기 제1감광막 패턴을 식각 마스크로하여 노출된 베리어막 부분을 식각하는 단계; 상기 제1감광막 패턴을 제거하는 단계; 상기 베리어막 및 노출된 제2층간절연막 상에 제1절연막 및 제2절연막을 순차적으로 형성하는 단계; 상기 제2절연막 상에 폴리 플러그 상부 부분을 노출시키는 제2감광막 패턴을 형성하는 단계; 상기 제2감광막 패턴을 식각 마스크로하여 노출된 제2절연막 부분과 그 하부의 제1절연막 및 제2층간절연막 부분을 식각하여 상기 폴리 플러그를 노출시키는 콘택홀을 형성하는 단계; 상기 제2감광막 패턴을 제거하는 단계; 상기 콘택홀이 매립되도록, 상기 제2절연막 상에 폴리실리콘막을 증착하는 단계; 상기 제1절연막이 노출될 때까지, 상기 폴리실리콘막 및 제2절연막을 연마하는 단계; 및 잔류된 제2절연막과 그 하부의 베리어막 부분을 식각하는 단계를 포함하여 이루어진다.

Description

반도체 메모리 소자의 캐패시터 형성방법

본 발명은 반도체 메모리 소자의 캐패시터 형성방법에 관한 것으로, 보다 상세하게는, 전하저장전극과 폴리 플러그를 동시에 형성하는 반도체 메모리 소자의 캐패시터 형성방법에 관한 것이다.

반도체 메모리 소자의 고집적화가 진행됨에 따라, 소자의 크기 또한 감소되고 있다. 그런데, 소자의 크기가 줄어들게 되면, 캐패시터 용량의 감소를 수반하기 때문에, 최근에는 소자의 크기를 줄이면서도 고용량을 얻을 수 있는 다각적인 연구들이 진행되고 있다.

여기서, 캐패시터는 스토리지 전극과 플레이트 전극으로 각각 불리우는 두 개의 전극들 사이에 유전물질이 개재되어 있는 구조로서, 주지된 바와 같이, 캐패시터의 용량은 일반적으로 전극들간의 거리에 반비례하고, 전극의 면적과 유전물질의 유전상수 값의 곱에 비례한다.

따라서, 캐패시터의 용량을 증가시키기 위해서는 전극들간의 거리를 줄이거나, 전극의 면적을 넓히거나, 또는, 유전상수 값이 큰 유전물질을 사용해야 하는데, 전극들간의 거리를 줄이는 방법과 유전상수가 큰 유전물질을 사용하는 방법은 그 한계가 있기 때문에, 최근에는, 전극의 면적을 증가시키는 방법이 주로 이용되고 있으며, 그 하나의 예로, 전극의 높이를 증가시키고 있다.

도 1a 내지 도 1c는 종래 기술에 따른 반도체 메모리 소자의 캐패시터 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.

도 1a를 참조하면, 워드라인들(도시안됨)이 형성된 반도체 기판(1) 상에 상기 워드라인이 덮혀지도록 제1층간절연막(2)을 증착한다. 그런 다음, 공지된 사진식각 공정을 통해 워드라인들 사이의 접합 영역(도시안됨)을 노출시키는 제1콘택홀(C₁)을 형성하고, 상기 제1콘택홀(C₁) 내에 제1폴리 플러그(3)를 형성한다.

다음으로, 제1폴리 플러그(3) 및 제1층간절연막(2) 상에 제2층간절연막(4) 및 베리어막(5)을 순차적으로 증착한다. 여기서, 베리어막(5)은 후속의 연마 공정에서 연마정지층으로 이용하기 위한 층으로서, 제2층간절연막(4)과는 식각 선택비가 큰 물질, 예컨데, SiON막으로 형성한다.

이어서, 베리어막(5) 상에 제1폴리 플러그(3) 상부의 상기 베리어막(5) 부분을 노출시키는 제1감광막 패턴(6)을 형성하고, 상기 제1감광막 패턴(6)을 식각 마스크로하는 식각 공정을 통해 노출된 베리어막(5) 부분 및 그 하부의 제2층간절연막(4) 부분을 식각하여 제1폴리 플러그(3)를 노출시키는 제2콘택홀(C₂)을 형성한다.

도 1b를 참조하면, 베리어막(5) 상에 제2콘택홀이 매립될 정도의 두께로 폴리실리콘막을 증착하고, 상기 베리어막(5)을 연마정지층으로 하는 화학적기계연마(Chemical Mechanical Polishing : 이하, CMP) 공정을 수행하여 제2콘택홀을 매립시킴과 동시에 제1폴리 플러그(3)와 콘택되는 제2폴리 플러그(7)를 형성한다.

도 1c를 참조하면, 베리어막(5) 및 제2폴리 플러그(7) 상에 요구되는 캐패시터 용량을 얻을 수 있을 두께만큼의 폴리실리콘막을 증착한 후, 상기 폴리실리콘막 상에 제2감광막 패턴(8)을 형성하고, 이어서, 상기 제2감광막 패턴(8)을 식각 마스크로 하는 식각 공정으로 노출된 폴리실리콘막 부분을 식각하여 캐패시터 전극(9)을 형성한다.

이후, 제2감광막 패턴을 제거한 상태에서, 공지된 후속 공정, 예컨데, 유전체막 및 플레이트 전극을 형성하기 위한 공정을 수행하여 캐패시터를 완성한다.

그러나, 상기와 같은 종래 기술에 따른 캐패시터 형성방법은, 두 개의 폴리 플러그를 형성해야 하며, 아울러, 두 개의 폴리 플러그에 대한 형성 공정을 각각 수행해야 하기 때문에, 전체적인 공정이 복잡한 문제점이 있다.

또한, 단차가 증가됨에 따라, 캐패시터 전극이 쓰러지는 현상이 발생됨으로써, 제조수율이 저하되는 문제점도 있다.

따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 캐패시터 전극과 폴리 플러그를 일체형으로 동시에 형성함으로써, 공정의 단순화를 얻을 수 있고, 아울러, 전극 패턴의 쓰러짐 현상을 방지할 수 있는 반도체 메모리 소자의 캐패시터 형성방법을 제공하는데, 그 목적이 있다.

도 1a 내지 도 1c는 종래 기술에 따른 반도체 메모리 소자의 캐패시터 형성방법을 설명하기 위한 단면도.

도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 메모리 소자의 캐패시터 형성방법을 설명하기 위한 공정 단면도.

(도면의 주요 부분에 대한 부호의 설명)

11 : 반도체 기판 12 : 제1층간절연막

13 : 폴리 플러그 14 : 제2층간절연막

15 : 베리어막 16 : 제1감광막 패턴

17 : 제1절연막 18 : 제2절연막

19 : 제2감광막 20 : 캐패시터 전극

C₁: 제1콘택홀 C₂: 제2콘택홀

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 메모리 소자의 캐패시터 형성방법은, 워드라인들이 형성된 반도체 기판 상에 제1층간절연막을 증착하고, 상기 제1층간절연막 내에 상기 반도체 기판의 소정 부분과 콘택되는 폴리 플러그를 형성하는 단계; 상기 제1층간절연막 및 폴리 플러그 상에 제2층간절연막 및 베리어막을 순차적으로 형성하는 단계; 상기 베리어막 상에 폴리 플러그의 상부 부분을 노출시키는 제1감광막 패턴을 형성하고, 상기 제1감광막 패턴을 식각 마스크로하여 노출된 베리어막 부분을 식각하는 단계; 상기 제1감광막 패턴을 제거하는 단계; 상기 베리어막 및 노출된 제2층간절연막 상에 제1절연막 및 제2절연막을 순차적으로 형성하는 단계; 상기 제2절연막 상에 폴리 플러그 상부 부분을 노출시키는 제2감광막 패턴을 형성하는 단계; 상기 제2감광막 패턴을 식각 마스크로하여 노출된 제2절연막 부분과 그 하부의 제1절연막 및 제2층간절연막 부분을 식각하여 상기 폴리 플러그를 노출시키는 콘택홀을 형성하는 단계; 상기 제2감광막 패턴을 제거하는 단계; 상기 콘택홀이 매립되도록, 상기 제2절연막 상에 폴리실리콘막을 증착하는 단계; 상기 제1절연막이 노출될 때까지, 상기 폴리실리콘막 및 제2절연막을 연마하는 단계; 및 잔류된 제2절연막과 그 하부의 베리어막 부분을 식각하는 단계를 포함하여 이루어진다.

본 발명에 따르면, 폴리 플러그와 캐패시터 전극을 일체형으로 형성하기 때문에, 전극 패턴의 쓰러짐 현상을 방지할 수 있고, 또한, 1회의 공정으로 폴리 플러그와 캐패시터 전극을 동시에 형성하기 때문에, 제조공정을 단순화시킬 수 있다.

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 메모리 소자의 캐패시터 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.

도 2a를 참조하면, 반도체 기판(11) 상에 워드라인들(도시안됨)을 형성하고, 상기 워드라인들이 덮혀지도록 반도체 기판(11)의 전면 상에 제1층간절연막(12)을 증착한다. 이때, 제1층간절연막(12)은 에치백 또는 연마 공정을 통해 표면 평탄화가 이루어지도록 한다.

그런 다음, 사진식각 공정을 수행하여 제1층간절연막(12) 내에 반도체 기판(11)의 소정 부분, 예컨데, 워드라인들 사이의 접합 영역(도시안됨)을 노출시키는 제1콘택홀(C₁)을 형성한 상태에서, 제1층간절연막(12) 상에 상기 제1콘택홀이 매립될 정도의 두께로 폴리실리콘막을 전면 증착하고, 에치백 또는 CMP 공정을 수행하여 상기 제1콘택홀(C₁)을 매립시키는 폴리 플러그(13)를 형성한다.

이어서, 폴리 플러그(13)를 포함한 제1층간절연막(12) 상에 제2층간절연막(14)을 증착하고, CMP 공정을 수행하여 상기 제2층간절연막(14)을 평탄화시킨다. 그런 다음, 평탄화된 제2층간절연막(14) 상에 후속의 식각 공정에서 식각 정지층으로 이용하기 위한 폴리실리콘 재질의 베리어막(15)을 증착한다.

도 2b를 참조하면, 베리어막(15) 상에 폴리 플러그(13) 상부의 상기 베리어막(15) 부분을 노출시키는 제1감광막 패턴(16)을 형성한다. 이때, 제1감광막 패턴(16)에 의해 노출되어지는 베리어막(15) 부분의 폭은 폴리 플러그(13)의 폭 보다 작게 되도록 한다. 이어서, 제1감광막 패턴(16)을 식각 마스크로 하는 건식 식각 공정으로 노출된 베리어막(15) 부분을 제거한다.

도 2c를 참조하면, 제1감광막 패턴을 제거한 상태에서, 전체 상부에 제1절연막917)을 증착하고, 상기 제2절연막(17) 상에 고밀도 플라즈마 증착법으로 실리콘질화막(SiN) 또는 실리콘질산화막(SiON)의 재질로된 제2절연막(18)을 증착한다.

여기서, 제1절연막(17)은 캐패시터 전극의 형태를 만들기 위한 층으로서, 그 증착 두께는 요구되는 캐패시터 전극의 높이 만큼이 되도록 하며, 특히, 제1절연막(17)은 제2절연막(18)과 비교해서 건식 식각비가 비슷하거나, 또는 빠른 물질, 예컨데, O₃PSG 산화막으로 형성한다. 그리고, 제2절연막(18)은 후속에서 실시되는 노광 공정에서 반사방지막의 역할을 하도록 함과 동시에 CMP 공정에서 연마정지층으로 이용하기 위한 층이며, 그 증착 두께는 300∼600Å 정도로 얇게 한다.

도 2d를 참조하면, 제2절연막(18) 상에 감광막을 도포하고, 상기 감광막에 대한 노광 및 현상 공정을 수행하여 폴리 플러그(13) 상부의 제2절연막(18) 부분을 노출시키는 제2감광막 패턴(19)을 형성한다. 이때, 제2감광막 패턴(19)에 의해 노출되어지는 제2절연막(18) 부분의 폭은 요구된 캐패시터 전극의 폭이 되도록 한다. 그런 다음, 노출된 제2절연막(18) 부분과 그 하부의 제1절연막(17) 부분 및 제2층간절연막(14) 부분을 식각하여 상기 폴리 플러그(13)를 노출시키는 제2콘택홀(C₂)을 형성한다.

여기서, 제2콘택홀(C₂)을 형성하기 위한 식각시에는 폴리실리콘 재질의 베리어막(15)이 식각 정지층으로 작용되기 때문에, 상기 베리어막(15)의 식각은 일어나지 않으며, 이에 따라, 도시된 바와 같이 베리어막(15)에 의해 가려지지 않은 제2층간절연막(14) 부분만 식각된다. 따라서, 제2콘택홀(C₂)은, 도시된 바와 같이, 상측 부분이 하측 부분 보다 더 큰 폭을 갖게 된다.

도 2e를 참조하면, 제2감광막 패턴을 제거한 상태에서 제2절연막 상에 제2콘택홀이 매립될 정도의 두께로 폴리실리콘막을 증착하고, 제1절연막이 노출될 때까지, CMP 공정으로 폴리실리콘막 및 제2절연막을 연마한다. 이 결과, 제2콘택홀 내에는 폴리 플러그와 일체형인 캐패시터 전극(20)이 형성된다.

도 2f를 참조하면, 잔류된 제1절연막을 습식 식각 공정으로 제거한다. 이때, 제1절연막을 제거하기 위한 습식 식각 공정은 HF와 H₂O이 혼합된 용액이나, NH₄F와 HF가 혼합된 용액으로 수행한다. 이어서, 캐패시턴 전극들(20)간의 전기적 분리를 위하여, 노출된 베리어막(15) 부분을 건식 식각으로 제거한다.

이후, 도시하지는 않았으나, 공지된 후속 공던을 수행하여 캐패시터를 완성한다.

본 발명의 실시예에 따른 캐패시터 전극은 종래와 비교해서 제2층간절연막 내에 형성되는 폴리 플러그와 일체형으로 형성되기 때문에, 상기 캐패시터 전극의 쓰러짐 현상은 억제된다. 또한, 일반적인 캐패시터 형성시에는 베리어막의 재질로 질화막 계열의 절연막을 사용하고 있으나, 본 발명의 실시예에서는 폴리실리콘막을 사용하기 때문에, 캐패시터 전극과 동일한 재질인 것에 기인하여 상기 캐패시터 전극과의 접착력이 우수함으로써, 캐패시터 전극의 쓰러짐 현상은 더욱 억제된다. 게다가, 베리어막이 폴리실리콘 재질로 이루어진 것에 기인하여, 상기 베리어막을 캐패시터 전극으로 사용할 수 있기 때문에, 캐패시터 용량을 더욱 증가시킬 수 있게 된다.

이상에서와 같이, 본 발명은 캐패시터 전극과 폴리 플러그를 일체형으로 동시에 형성하기 때문에, 공정 단순화를 얻을 수 있다.

또한, 폴리 플러그와 캐패시터를 일체형으로 형성하는 것과, 베리어막의 재질로서 상기 캐패시터 전극과 동일 재질인 폴리실리콘을 이용하는 것에 기인하여 캐패시터의 쓰러짐 현상을 방지할 수 있기 때문에, 제조 수율을 향상시킬 수 있다.

한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (4)

1. 워드라인들이 형성된 반도체 기판 상에 제1층간절연막을 증착하고, 상기 제1층간절연막 내에 상기 반도체 기판의 소정 부분과 콘택되는 폴리 플러그를 형성하는 단계;

   상기 제1층간절연막 및 폴리 플러그 상에 제2층간절연막 및 베리어막을 순차적으로 형성하는 단계;

   상기 베리어막 상에 폴리 플러그의 상부 부분을 노출시키는 제1감광막 패턴을 형성하고, 상기 제1감광막 패턴을 식각 마스크로하여 노출된 베리어막 부분을 식각하는 단계;

   상기 제1감광막 패턴을 제거하는 단계;

   상기 베리어막 및 노출된 제2층간절연막 상에 제1절연막 및 제2절연막을 순차적으로 형성하는 단계;

   상기 제2절연막 상에 폴리 플러그 상부 부분을 노출시키는 제2감광막 패턴을 형성하는 단계;

   상기 제2감광막 패턴을 식각 마스크로하여 노출된 제2절연막 부분과 그 하부의 제1절연막 및 제2층간절연막 부분을 식각하여 상기 폴리 플러그를 노출시키는 콘택홀을 형성하는 단계;

   상기 제2감광막 패턴을 제거하는 단계;

   상기 콘택홀이 매립되도록, 상기 제2절연막 상에 폴리실리콘막을 증착하는 단계;

   상기 제1절연막이 노출될 때까지, 상기 폴리실리콘막 및 제2절연막을 연마하는 단계; 및

   잔류된 제2절연막과 그 하부의 베리어막 부분을 식각하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 형성방법.
2. 제 1 항에 있어서, 상기 제1절연막은 O₃PSG 산화막으로 형성하고, 제2절연막은 실리콘질화막 또는 실리콘질산화막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 형성방법.
3. 제 1 항에 있어서, 상기 제2절연막은 300∼600Å 두께로 증착하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 형성방법.
4. 제 1 항에 있어서, 상기 잔류된 제2절연막을 제거하기 위한 식각은, HF 및 H₂O가 혼합된 용액으로 습식 식각 공정으로 수행하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 형성방법.