KR20010063260A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 절연막의 절연 특성의 향상과 제조 공정의 단순화를 얻을 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 반도체 소자의 제조방법은, 워드라인들이 형성된 반도체 기판 상에 상기 워드라인들간을 절연하도록, 제1절연막을 형성하고, 상기 제1절연막 상에 제1산화막을 형성하는 단계; 상기 제1산화막과 제1절연막을 패터닝해서, 상기 워드라인들 사이의 반도체 기판 부분들을 각각 노출시키는 제1 및 제2콘택홀을 형성하는 단계; 상기 제1 및 제2콘택홀이 매립되도록, 상기 결과물 상에 플러그용 폴리를 증착하는 단계; 상기 제1절연막이 노출되도록, 상기 플러그용 폴리 및 제1산화막을 연마해서 비트라인용 플러그와 캐패시터용 제1플러그를 형성하는 단계; 상기 비트라인용 플러그와 캐패시터용 제1플러그 및 제1절연막 상에 제2산화막, 제2절연막 및 반사방지막을 차례로 증착하는 단계; 상기 반사방지막과 제2절연막 및 제2산화막을 패터닝해서, 상기 비트라인용 플러그 및 이에 인접된 제1절연막 부분과, 상기 캐패시터용 제1플러그를 노출시키는 제3 및 제4콘택홀을 형성하는 단계; 상기 제3 및 제4콘택홀이 매립되도록, 상기 결과물 상에 도핑된 폴리실리콘을 증착하는 단계; 및 상기 도핑된 폴리실리콘과 반사방지막 및 제2절연막의 일부 두께를 연마해서 비트라인용 플러그와 콘택되는 비트라인과 캐패시터용 제1플러그와 콘택되는 캐패시터용 제2플러그를 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자의 제조방법에 것으로, 보다 상세하게는, 절연막의 절연 특성을 향상과 제조 공정의 단순화를 얻을 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라, 이를 위한 다양한 기술들이 제안되었으며, 한 예로, 반도체 기판과 비트라인 및 반도체 기판과 캐패시터간의 용이한 전기적 콘택을 위하여 자기정렬콘택(Self Aligned Contact : 이하, SAC) 기술이 이용되고 있다.
상기 SAC 기술을 이용한 반도체 소자의 제조방법을 간략하게 설명하면 다음과 같다.
먼저, 반도체 기판 상에 워드라인들을 형성하고, 상기 워드라인들간의 전기적 분리를 위해 제1절연막을 증착한다. 그런다음, 상기 워드라인들 사이의 제1절연막 부분 각각에 제1콘택홀들을 형성하고, 상기 제1콘택홀 내에 플러그 폴리를 매립시켜, 비트라인용 플러그 및 캐패시터용 플러그를 형성한다. 이어서, 상기 제1절연막 상에 상기 비트라인용 플러그와 콘택되는 비트라인을 형성하고, 상기 제1절연막 상에 비트라인과 후속에서 형성될 캐패시터간의 전기적 절연을 위해 제2절연막을 증착한다. 그리고나서, 상기 제2절연막에 상기 캐패시터용 플러그를 노출시키는 제2콘택홀을 형성하고, 상기 제2콘택홀 내에 재차 캐패시터용 플러그를 형성한 후, 이어서, 상기 제2절연막 상에 상기 캐패시터용 플러그와 콘택되는 캐패시터를 형성한다.
그러나, SAC 기술을 이용한 종래 기술에 따른 반도체 소자의 제조방법에 있어서는, 디자인 룰(design rule)이 감소됨에 따라, 폴리 라인들, 즉, 워드라인과 비트라인의 형성시, 폴리 라인 대 폴리 라인들간의 스페이스가 감소된 것에 기인하여 상기 폴리 라인들간의 전기적 절연을 위한 절연막에서 보이드성 결함이 발생하게 되고, 이에 따라, 상기 절연막의 보이드성 결함에 의해 소자의 전기적 특성 저하가 초래되는 문제점이 있다.
또한, SAC 기술을 이용한 종래 기술에 따른 반도체 소자의 제조방법에서는 비트라인을 형성한 후에 절연막의 증착 공정과 상기 절연막의 식각 공정, 플러그용 폴리의 증착 및 상기 플러그용 폴리의 식각 공정을 수행해야 하므로, 전체적인 공정이 복잡한 것에 기인하여 제조 시간 및 비용이 증가되는 문제점이 있다.
한편, 공정 단순화를 위해 SAC 기술을 이용하지 않을 수도 있으나, 이 경우에는 소자의 높이가 증가되는 것에 기인하여 단차가 증가됨으로써, 캐패시터용 콘택홀의 형성이 제대로 이루어지지 않게 되어, 기대하는 소자 특성 및 제조수율을 얻지 못하게 된다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 절연막에서의 보이드성 결함을 방지함과 동시에, 제조 공정을 단순화시킬 수 있는 반도체 소자의 제조방법을 제공하는데, 그 목적이 있다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
(도면의 주요 부분에 대한 부호의 설명)
1 : 반도체 기판 2 : 워드라인
3 : 제1절연막 4 : 제1산화막
5 : 제1마스크 패턴 6 : 제1콘택홀
7 : 제2콘택홀 8 : 비트라인용 플러그
9 : 캐패시터용 제1플러그 10 : 제2산화막
11 : 제2절연막 12 : 반사방지막
13 : 제2마스크 패턴 14 : 제3콘택홀
15 : 제4콘택홀 16 : 도핑된 폴리실리콘
16a : 비트라인 16b : 캐패시터용 제2플러그
17 : 제3절연막 18 : 질화막
19 : 제3산화막
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 워드라인들이 형성된 반도체 기판 상에 상기 워드라인들간을 절연하도록, 제1절연막을 형성하고, 상기 제1절연막 상에 제1산화막을 형성하는 단계; 상기 제1산화막과 제1절연막을 패터닝해서, 상기 워드라인들 사이의 반도체 기판 부분들을 각각 노출시키는 제1 및 제2콘택홀을 형성하는 단계; 상기 제1 및 제2콘택홀이 매립되도록, 상기 결과물 상에 플러그용 폴리를 증착하는 단계; 상기 제1절연막이 노출되도록, 상기 플러그용 폴리 및 제1산화막을 연마해서, 상기 제1콘택홀 내에 비트라인용 플러그를 형성하고, 상기 제2콘택홀 내에 캐패시터용 제1플러그를 형성하는 단계; 상기 비트라인용 플러그와 캐패시터용 제1플러그 및 제1절연막 상에 제2산화막, 제2절연막 및 반사방지막을 차례로 증착하는 단계; 상기 반사방지막과 제2절연막 및 제2산화막을 패터닝해서, 상기 비트라인용 플러그 및 이에 인접된 제1절연막 부분과, 상기 캐패시터용 제1플러그를 각각 노출시키는 제3 및 제4콘택홀을 형성하는 단계; 상기 제3 및 제4콘택홀이 매립되도록, 상기 결과물 상에 도핑된 폴리실리콘을 증착하는 단계; 및 상기 도핑된 폴리실리콘과 반사방지막 및 제2절연막의 일부 두께를 연마해서, 상기 제3콘택홀 내에 상기 비트라인용 플러그와 콘택되는 비트라인을 형성하고, 상기 제4콘택홀 내에 상기 캐패시터용 제1플러그와 콘택되는 캐패시터용 제2플러그를 형성하는 단계를 포함하여 이루어진다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 상기 비트라인과 캐패시터용 제2플러그를 형성하는 단계 후에, 상기 비트라인과 캐패시터용 제2플러그 및 잔류된 제2절연막 상에 제3절연막과 질화막 및 제3산화막을 차레로 증착하는 단계; 상기 제3산화막과 질화막 및 제3절연막을 패터닝해서 캐패시터용 제2플러그 및 이에 인접된 제2절연막 부분을 노출시키는 제5콘택홀을 형성하는 단계; 및 노출된 캐패시터용 제2플러그와 콘택되는 캐패시터를 형성하는 단계를 더 포함하여 이루어진다.
본 발명에 따르면, 절연막을 형성한 후에 비트라인을 형성하기 때문에, 상기 절연막에서 보이드성 결함이 발생되는 것을 방지할 수 있으며, 이에 따라, 소자 특성의 저하가 발생되는 것을 방지할 수 있다. 또한, 비트라인과 캐패시터용 플러그를 동시에 형성하기 때문에, 종래의 SAC 기술과 비교해서 공정 단순화를 얻을 수 있고, 이에 따라, 제조 시간 및 비용을 절감시킬 수 있다.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(1) 상에 공지된 공정으로 폴리1 라인들, 즉, 워드라인들(2)을 형성하고, 상기 워드라인들(2)간의 절연 및 표면 평탄화를 목적으로 상기 반도체 기판(1)의 전면 상에 산화막 계열의 제1절연막(3)을 상기 워드라인들(2)을 완전히 덮을 수 있을 정도의 충분한 두께로 증착한다. 그런다음, 산화막 슬러리를 이용한 화학적 기계 연마(Chemical Mechanical Polishing : 이하, CMP) 공정을 수행하여, 상기 제1절연막(3)의 표면을 평탄화시킨다.
이어서, 평탄화된 제1절연막(3) 상에 후속에서 형성될 마스크 패턴, 예를들어, 감광막 패턴과 상기 제1절연막(3)간의 반응이 일어나는 것을 억제시킬 수 있는제1산화막(4)을 1,000 내지 2,000Å 두께로 증착하고, 그런다음, 상기 제1산화막 (4) 상에 마스크 패턴(5)을 형성한 후, 상기 마스크 패턴(5)을 이용해서 노출된 제1산화막 부분과 그 하부의 제1절연막 부분을 식각해서, 워드라인들(2) 사이 영역, 즉, 비트라인용 플러그 및 캐패시터용 플러그가 형성될 영역에 제1 및 제2콘택홀(6, 7)을 각각 형성시킨다. 여기서, 도면부호 6는 비트라인용 플러그가 형성될 제1콘택홀을 나타내고, 도면부호 7은 캐패시터용 플러그가 형성될 제2콘택홀을 나타낸다.
다음으로, 마스크 패턴을 제거한 상태에서, 도 1b에 도시된 바와 같이, 상기 결과물 상에 제1 및 제2콘택홀(6, 7)이 완전히 매립될 정도의 충분한 두께로 플러그용 폴리를 증착하고, 그런다음, 상기 제1절연막(3)이 노출될 때까지, 상기 플러그용 폴리 및 제1산화막을 산화막 슬러리를 이용한 CMP 공정으로 연마해서 상기 제1 및 제2콘택홀(6, 7) 내에 각각 비트라인용 플러그(8)와 캐패시터용 제1플러그(9)를 형성시킨다. 이때, 상기 CMP 공정시에는 제1절연막(3)의 일부 두께를 함께 연마함으로써, 상기 제1절연막(3) 상에 플러그용 폴리가 잔류되지 않도록 한다. 그리고나서, 상기 결과물 상에 후속에서 형성될 비트라인이 그 후속 공정 동안에 쉬프팅 (shifting)되는 것을 방지하기 위하여 PE-TEOS막과 같은 제2산화막(10)을 1,000 내지 2,000Å 두께로 증착한다.
여기서, SAC 기술을 이용한 종래 기술에서는 비트라인을 형성한 후에 절연막을 증착하기 때문에 상기 절연막에 보이드성 결함이 발생될 수 있지만, 본 발명의 실시예에서는 절연막을 증착한 후에 비트라인을 형성하기 때문에 상기 절연막에서보이드성 결함이 발생되지 않는다. 따라서, 절연막의 절연 특성이 저하되는 것을 방지할 수 있기 때문에, 비트라인들간의 절연 특성은 향상된다.
그 다음, 도 1c에 도시된 바와 같이, 제2산화막(10) 상에 산화막 계열의 제2절연막(11)을 4,000 내지 6,000Å 두께로 증착하고, 상기 제2절연막(11) 상에 반사방지막(12)을 증착한다. 그런다음, 상기 반사방지막(12) 상에 비트라인이 형성될 영역과 캐패시터용 제2플러그가 형성될 영역을 노출시키는 제2마스크 패턴(13)을 형성하고, 이어서, 상기 제2마스크 패턴(13)의 형태대로 노출된 제2절연막 부분 및 그 하부의 제2산화막 부분을 식각해서 비트라인용 플러그(8) 및 이에 인접된 제1절연막 부분을 노출시키는 제3콘택홀(14)과 캐패시터용 제1플러그(9)를 노출시키는 제4콘택홀(15)을 각각 형성한다.
다음으로, 제2마스크 패턴을 제거한 상태에서, 도 1d에 도시된 바와 같이, 제3 및 제4콘택홀(14, 15)이 완전히 매립될 정도의 충분한 두께로 상기 결과물 상에 도핑된 폴리실리콘(16)을 증착한다.
그 다음, 도 1e에 도시된 바와 같이, 제2절연막(11)이 노출될 때까지, 도핑된 폴리실리콘과 반사방지막 및 제2절연막의 일부 두께를 CMP 공정으로 연마해서, 상기 제3콘택홀(14) 내에는 비트라인용 플러그(8)와 콘택되는 비트라인(16a)을, 그리고, 상기 제4콘택홀(15) 내에는 캐패시터용 제1플러그(9)와 콘택되는 캐패시터용 제2플러그(16b)를 동시에 형성한다. 상기 CMP 공정시, 상기 제2절연막(11)의 일부 두께를 함께 연마하는 것은 비트라인(16a)과 캐패시터용 제2플러그(16b)를 동시에 형성시키기 위함이며, 아울러, 상기 제2절연막(11) 상에 도핑된 폴리실리콘이 잔류되지 않도록 하기 위함이다.
여기서, SAC 기술을 이용한 종래의 기술에서는 비트라인을 형성한 후에 캐패시터용 제2플러그를 형성하기 때문에 그 제조 공정이 복잡하지만, 본 발명의 실시예에서는 비트라인과 캐패시터용 제2플러그를 동시에 형성시키기 때문에 공정 단순화를 얻을 수 있으며, 이 결과로, 제조 시간 및 비용을 절감할 수 있다.
계속해서, 도 1f에 도시된 바와 같이, 비트라인(16a)과 이후에 형성될 캐패시터와의 전기적 절연을 위하여 제3절연막(17)을 1,000 내지 2,000Å 두께로 증착하고, 이어서, 상기 제3절연막(17) 상에 후속 공정에서 식각 정지층으로 이용하기 위한 질화막(18)을 150 내지 300Å 두께로 증착한 후, 상기 질화막(18) 상에 후속에서 형성될 캐패시터를 지지하기 위한 제3산화막(19)을 1,000 내지 2,000Å 두께로 증착한다.
이후, 도시되지는 않았으나, 제3산화막(19)과 질화막(18) 및 제3절연막(17)을 패터닝해서, 캐패시터용 제2플러그(16b)를 노출시키는 제5콘택홀을 형성하고, 그런다음, 공지된 방법으로 상기 캐패시터용 제2플러그(16b)와 콘택되는 캐패시터를 형성한다. 그리고나서, 공지된 후속 공정을 수행하여 반도체 소자를 완성한다.
이상에서와 같이, 본 발명은 비트라인들간을 절연시키기 위한 절연막을 먼저 형성한 상태에서 상기 비트라인을 형성시키기 때문에, 상기 절연막에 보이드성 결함이 발생되는 것을 방지할 수 있다. 따라서, 절연막의 절연 특성의 저하를 방지할 수 있기 때문에, 소자 특성을 향상시킬 수 있다.
또한, 통상의 SAC 기술과는 달리, 비트라인과 캐패시터용 플러그를 동시에 형성시키기 때문에, 종래와 비교해서 제조 공정을 단순화시킬 수 있고, 그래서, 제조 시간 및 비용을 절감시킬 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (4)
- 워드라인들이 형성된 반도체 기판 상에 상기 워드라인들간을 절연하도록, 제1절연막을 형성하고, 상기 제1절연막 상에 제1산화막을 형성하는 단계;상기 제1산화막과 제1절연막을 패터닝해서, 상기 워드라인들 사이의 반도체 기판 부분들을 각각 노출시키는 제1 및 제2콘택홀을 형성하는 단계;상기 제1 및 제2콘택홀이 매립되도록, 상기 결과물 상에 플러그용 폴리를 증착하는 단계;상기 제1절연막이 노출되도록, 상기 플러그용 폴리 및 제1산화막을 연마해서, 상기 제1콘택홀 내에 비트라인용 플러그를 형성하고, 상기 제2콘택홀 내에 캐패시터용 제1플러그를 형성하는 단계;상기 비트라인용 플러그와 캐패시터용 제1플러그 및 제1절연막 상에 제2산화막, 제2절연막 및 반사방지막을 차례로 증착하는 단계;상기 반사방지막과 제2절연막 및 제2산화막을 패터닝해서, 상기 비트라인용 플러그 및 이에 인접된 제1절연막 부분과, 상기 캐패시터용 제1플러그를 각각 노출시키는 제3 및 제4콘택홀을 형성하는 단계;상기 제3 및 제4콘택홀이 매립되도록, 상기 결과물 상에 도핑된 폴리실리콘을 증착하는 단계; 및상기 도핑된 폴리실리콘과 반사방지막 및 제2절연막의 일부 두께를 연마해서, 상기 제3콘택홀 내에 상기 비트라인용 플러그와 콘택되는 비트라인을 형성하고, 상기 제4콘택홀 내에 상기 캐패시터용 제1플러그와 콘택되는 캐패시터용 제2플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제1절연막을 형성하는 단계는,산화막 계열의 절연막을 증착하는 단계; 및 상기 절연막의 표면 평탄화가 얻어지도록, 상기 절연막의 표면을 산화막 슬러리를 이용하여 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제2산화막은 PE-TEOS막이고, 1,000 내지 2,000Å 두께로 증착된 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 비트라인과 캐패시터용 제2플러그를 형성하는 단계 후에,상기 비트라인과 캐패시터용 제2플러그 및 잔류된 제2절연막 상에 제3절연막과 질화막 및 제3산화막을 차레로 증착하는 단계;상기 제3산화막과 질화막 및 제3절연막을 패터닝해서 캐패시터용 제2플러그 및 이에 인접된 제2절연막 부분을 노출시키는 제5콘택홀을 형성하는 단계; 및노출된 캐패시터용 제2플러그와 콘택되는 캐패시터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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|---|---|---|---|
| KR1019990060290A KR20010063260A (ko) | 1999-12-22 | 1999-12-22 | 반도체 소자의 제조방법 |
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| KR1019990060290A KR20010063260A (ko) | 1999-12-22 | 1999-12-22 | 반도체 소자의 제조방법 |
Publications (1)
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|---|---|
| KR20010063260A true KR20010063260A (ko) | 2001-07-09 |
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| KR1019990060290A KR20010063260A (ko) | 1999-12-22 | 1999-12-22 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010063260A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100703975B1 (ko) * | 2005-09-09 | 2007-04-09 | 삼성전자주식회사 | 금속 배선 구조를 가지는 집적 회로 장치 형성 방법 |
| KR101145801B1 (ko) * | 2010-10-22 | 2012-05-16 | 에스케이하이닉스 주식회사 | 반도체 장치 제조방법 |
-
1999
- 1999-12-22 KR KR1019990060290A patent/KR20010063260A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100703975B1 (ko) * | 2005-09-09 | 2007-04-09 | 삼성전자주식회사 | 금속 배선 구조를 가지는 집적 회로 장치 형성 방법 |
| KR101145801B1 (ko) * | 2010-10-22 | 2012-05-16 | 에스케이하이닉스 주식회사 | 반도체 장치 제조방법 |
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