KR100193976B1 - 매립 스트랩을 갖는 반도체 트렌치 커패시터 셀 - Google Patents

매립 스트랩을 갖는 반도체 트렌치 커패시터 셀 Download PDF

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맥알파인 케니 도날드
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포만 제프리 엘
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Abstract

제1레벨로 정렬된 절연 구조물과 매립 스트랩을 가지며, 트렌치 내부로부터 도핑된 반도체 기판으로 연장되어 있는 반도체 트렌치 커패시터 구조물. 반도체 트렌치 커패시터 구조물은 트렌치 커패시터 및 반도체 기판 내로 연장하는 얕은 트렌치를 형성하고, 얕은 트렌치 내에 절연 물질을 증착 및 치밀화하고, 마스크를 사용하여 얕은 트렌치의 벽을 따라 정렬된 스트랩 트렌치를 정의 및 에칭시키고 상기 얕은 트렌치 내에 절연 물질을 증착하고 나서 그 안에 절연 물질을 증착함으로써 제조될 수 있다.

Description

매립 스트랩을 갖는 반도체 트렌치 커패시터 셀
제1(a)도는 파선으로 도시된 매립 스트랩을 갖는 본 발명의 트렌치 커패시터 셀의 상면도.
제1(b)도는 제1(a)도의 트렌치 커패시터 셀을 A-A'을 따라 절취한 단면도.
제2(b)도는 제3(b)도, 제4(b)도, 제5(b)도, 및 제6(b)도는 제1(a)도 및 제1(b)도에 도시된 트렌치 커패시터 셀의 제조시에 생성된 구조를 A-A'를 따라 절취한 단면도.
제3(a)도 및 제6(a)도는 제1(a)도 및 제1(b)도에 도시된 트렌치 커패시터 셀의 제조시에 생성된 구조의 상면도로서 제3(b)도 및 제6(b)도에 각각 대응하는 도면.
제7도는 본 발명의 트렌치 커패시터 셀을 포함하는 메모리 어레이 설계를 나타내는 반도체 장치의 일부분의 상면도.
제8(b)도, 제9(b)도, 제10(b)도, 및 제11(b)도는 제12(a)도 및 제12(b)도에 도시된 트렌치 커패시터 셀의 제조시에 생성된 구조를 A-A'를 따라 절취한 단면도.
제10(a)도는 제10(b)도의 구조의 상면도.
제12(a)도는 본 발명의 트렌치 커패시터 셀의 상면도.
제12(b)도는 제12(a)도의 트렌치 커패시터 셀을 A-A'을 따라 절취한 단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 12 : p+ 기판 영역
14 : N-웰 20 : 깊은 트렌치
26 : 얇은 절연층 28 : 도전성 충전물
30 : 두꺼운 절연층 42 : 매립 스트랩
본 발명은 매립 스트랩(buried strap)을 갖는 반도체 트렌치 커패시터(semiconductor trench capacitor)에 관한 것이다. 특히, 본 발명은 제1의 레벨로 정렬된 매립 스트랩(first level aligned buried strap)을 갖는 반도체 트렌치 커패시터 셀을 제조하는 공정에 관한 것이다.
직접 회로가 널리 사용되고 광범위하게 응용됨에 따라, 각종 반도체 메모리 장치가 개발되고 있다. 이들 반도체 메모리 장치는 확장 일로에 있는 새로운 용도들에 계속적으로 응용되고 있으며, 이에 따라 고성능이면서 저단가(increased capabilities and decreased cost)의 직접 회로가 요망되고 있다. 따라서, 메모리가 증가되고 칩 사이즈가 감소된 저가의 반도체 장치에 대한 수요가 계속되고 있다. 이러한 특성의 향상으로 말미암아 장치 소형화 및 반도체 메모리 장치의 레이아웃(layout) 및 설계가 개선되었다.
종래의 많은 장치들은 트렌치 커패시터와 이 트렌치 커패시터에 인접한 활성 반도체 영역(active semiconductor region)의 가장자리(dege) 사이의 전기적 간섭(즉, 인접 메모리 셀의 채널 영역으로부터의 누설에 기인함) 및 기생 장치 형성(parasitic device formation)을 방지하는 수단으로서 레세스된 산화물(recessed oxide)(ROX) 절연 트렌치를 사용하여 인접한 트렌치 커패시터 셀을 분리(separate)시키고 있다. 따라서, ROX 절연 트렌치를 포함하는 설계 또는 구조를 이용하는 경우, 메모리 셀 커패시터와 인접 메모리 셀의 게이트 전극 사이의 전기적 간섭 및 기생 장치 형성을 피하기 위하여, 이 두 구성 요소 사이의 거리(ROX 트렌치의 길이)를 최소로 유지시켜야만 한다. 그러나, 이 경우, ROX 절연 트렌치가 차지하는 반도체 기판 면적이 상당히 크게 된다. 이와 같이, ROX 절연 트렌치의 사용을 피하거나 또는 최소화하는 반도체 장치 설계로 인해 더욱 고밀도로 패킹된 메모리 어레이가 가능하게 되고 이에 다른 설계가 요망된다.
게다가, DRaM 셀 등의 많은 메모리 장치는 커패시터 구조에 저장된 전하로 비트를 나타내고 있는 동적 메모리 셀(dynamic memory cell)을 이용한다. DRaM 셀에 있어서, 커패시터 구조는 FET의 저장 노드(storage node)에 결합되어 있어야만 한다. 그러나, 기존의 반도체 장치는 이미 고밀도로 되어 있기 때문에, 표면 스트랩(surface strap)에 이용할 수 있는 여유 공간(room)이 거의 없다. 게다가. 높은 디바이스 밀도 및 최소 피쳐 사이즈(minimum feature size)로 인해, 처리 시퀀스들이 그 범위가 증가 일로에 있는 구조 및 물질들과 양립할 수 있도록 할 필요가 있다. 예를 들어, 콘택(contact)은 일반적으로 콘택을 제조하게 될 영역상으로 패시베이션층(passivation layer)에 있는 접촉 홀(contach hole)을 에칭한 다음에 그곳에 도전성 물질을 증착함으로써 형성된다. 그러나, 반도체 장치의 도플로지(topology)로 인해, 접촉 홀의 형성은 종종 게이트 도체(gate conductor)(워드라인)등의 다른 표면 구조물들에 또는 패시베이션층 자체에 손상을 입힐 수도 있다. 따라서, 종종 반도체 장치의 여러 가지 영역들을 접속하기 위한 매립 스트랩(buried strap)을 제공하는 것이 요망된다. 첫째, 스트랩이 매립되어 있기 때문에, 반도체 장치의 표면상에 더 많은 여유 공간을 남기게 되고, 따라서 더욱 고밀도의 디바이스의 실현을 용이하게 해준다. 둘째, 스트랩 콘택(strap contact)이 직저 공정의 전단에서(즉, 많은 구조물의 형성 이전에) 형성되기 때문에, 다른 표면 구조물에 대한 잠재적인 손상을 없애게 된다.
그러나, 초기 공정의 전단에서의 매립 스트랩의 형성은 스트랩을 형성한 후에 있게 되는 공정들과 양립할 수 있어야 한다. 이 점에서, 중요한 것은 많은 트렌치 커패시터 및 스트랩이 붕소-도핑된 폴리실리콘으로 구성되어 있으며, 붕소는 실리콘에서 빠르게 확산되는 것이 공지되어 있다는 사실에 주목해야 한다는 점이다. 차후의 고온 처리 단계들은 붕소가 저장 노드내로 너무 깊이 확산되도록하여 활성 워드 라인과의 불필요한 활성화 및 간섭을 야기할 수 있다. 이와 같이, 붕소 또는 다른 도펀트를 비도핑된 실리콘을 통해 확산시키는 것은 자기 정렬된 구조를 이용하여 달성된 엄격한 공차를 없앨 수 있다. 따라서, 마찬가지로 차후의 처리 단계들과 양립할 수 있는 접촉 스트랩 및 그 생성 공정이 필요하게 된다.
더 작은 처리 시퀀스를 사용하는 반면 동시에 더 큰 저장 용량을 용이하게하여 더욱 고밀도로 패킹된 메모리 어레이를 가능하게 하는 반도체 메모리 장치 설계 및 공정에 대한 요구가 계속 주어져 왔다. 게다가, 양자 모두가 트렌치 커패시터 구조를 따라 정렬해 있는 매립 스트랩 및 절연 구조물을 갖는 트렌치 커패시터 구조에 대한 필요성도 있다. 또한, 차후의 고온 처리 단계들과 양립할 수 있는 매립 스트랩을 갖는 트렌치 커패시터 구조가 필요하게 된다.
상기한 필요 사항들은 본 발명에 의해 이행되고, 종래 기술의 문제점들은 본 발명에 의해 극복되는데, 본 발명은 한 특징에 있어서 반도체 트렌치 커패시터 구조에 관한 것으로서, 반도체 기판; 상기 기판 내로 연장(extend)되어 있으며, 절연층과 일렬로 되어 있고, 도전성 물질이 그 안에 위치하고 있는 제1트렌치; 상기 반도체 기판의 일부(section) 및 상기 제1트렌치의 일부로 연장되어 있고, 바닥 부분(bottom portion)과 적어도 하나의 측면 모서리(side edge)를 가지며, 절연 물질과 일렬로 되어 있고, 상기 제1트렌치 및 상기 반도체 기판의 상부로 연장하고 있는 도전성 물질의 인접층을 구비한 매립 스트랩을 하우징하는 얕은 트렌치(shallow trench)를 구비하되, 상기 스트랩이 상기 얕은 트렌치의 모서리에 배치되어 있고, 상기 제1트렌치 내의 도전성 물질의 상부 및 상기 매립 스트랩의 상부의 절연층을 구비하고 있다.
다른 특징으로서, 본 발명은 매립 스트랩을 갖는 반도체 장치를 제조하는 방법에 관한 것으로서, 상기 방법은 절연층과 일렬로 되어 있고, 도전성 물질이 그 안에 있는 제1트렌치를 반도체 기판에 형성하는 단계; 상기 제1트렌치 내로 연장하고 동시에 상기 반도체 기판 내로 연장하고 있는 얕은 트렌치를 형성하는 단계; 상기 얕은 트렌치 내에 절연 물질을 증착하는 단계; 상기 절연 물질의 영역을 제거함으로써 상기 영역이 상기 제1트렌치 및 상기 반도체 기판부로 연장하는 스트랩 트렌치를 정의하게 되는 단계; 도전성 물질이 반도체 기판의 표면 아래에 있도록 상기 스트랩 트렌치내에 도전성 물질의 인접층(contiguous layer)을 형성함으로써 스트랩을 형성하는 단계; 및 상기 제1트렌치 내의 상기 도전성 물질의 상부 및 상기 스트랩의 상부에 절연층을 형성하는 단계를 포함하고 있다.
다른 특징에 있어서, 본 발명의 방법은 상기 제1트렌치를 형성하는 단계 이전에 상기 실리콘 기판 상부에 유전 물질을 형성하는 단계를 더 포함할 수도 있다. 또 다른 특징에 있어서, 본 발명의 방법은 스트랩 트렌치 내에 도전성 물질의 인접층을 형성하는 단계 이전에 얕은, 본 발명의 방법은 트렌치 내에 도전성 물질의 인접층을 형성하는 단계 이전에 얕은 트렌치내의 절연 물질을 치밀화하는 것을 특징으로 한다. 또 다른 특징에 있어서, 본 발명의 방법은 트렌치 벽이 상부 부분(upper portion) 및 하부 부분(bottom portion)을 갖는 내부 벽(interior wall)에 의해 정의되며, 상기 트렌치의 내부에 절연층을 형성하는 단계는 상기 내부 벽의 하부 부분(bottom portion) 상에 얇은 절연층을 형성하는 단계; 및 상기 내부 벽의 상부 부분(top portion) 상에 두꺼운 절연층을 형성하는 단계를 포함하고 있다.
본 발명의 반도체 메모리 장치는, 그 실시예인 제1(a)도 및 제1(b)도를 참조하면 알 수 있는 바와 같이, P+ 기판 영역(12)의 상부에 형성되어 있는 N-웰(N-well)(14)를 갖는 복합 반도체 기판(composite semiconductor substrate)(10)에 형성될 수도 있다. 반도체 메모리 장치는 도전성 충전 물질(conductive material fill)(28), 얇은 절연층(26) 및 측벽을 정의하는(sidewall defined) 두꺼운 절연층(30)을 갖는 깊은 트렌치(deep trench)(20)을 구비한 트렌치 커패시터를 가지고 있다. 매립 스트랩을 형성하는 도전성 물질(42)의 인접층은 깊은 트렌치(20) 내부로부터 반도체 기판(10)의 활성 영역내로 연장되어 트렌치 커패시터의 도전성 충전물(28)과 FET의 저장 노드(storage node)를 결합시키게 된다. 제2의 절연층(54)는 깊은 트렌치 내와, 매립 스트랩(42)의 상단부의 상부 및 적어도 그 한쪽 측면 상부의 도전성 충전물(28) 모두에 연장되어 있다.
본 명세서 전체에 걸쳐 본 발명의 여러 가지 특징들이 나타나 있으며, 본 발명을 보다 명확하게 설명하고 나타내기 위하여 간략화하여 개략적으로 표현되어 있다는 점에 주의해야 한다. 예를 들어, 본 출원에 있어서 트렌치 구조의 상면도 및 수직 단면도는 기하학적으로 형상화하여, 특히 직사각형으로 형상화하여 도시되어 있다. 그러나, 당업자라면 실제의 반도체 제조 방법에 있어서 트렌치의 실제의 형상은 보다 둥글게 되어 있는 특징부를 포함할 수도 있다는 것을 잘 알 것이다. 게다가, 본 발명의 범위는 어떤 특수한 형상의 구조에 한정되는 것을 의도하는 것은 아니다.
제2(b)도 내지 제6(b)도, 제3(a)도 및 제6(a)도를 참조하면 알 수 있는 바와 같이, 본 발명의 반도체 메모리 장치의 제조 동안에 생성될 수도 있는 중간 구조물을 도시한 것이다. 복합 반도체 기판 등의 반도체 기판(10)이 제2(b)도에 도시되어 있으며 N-웰(14)는 P+ 기판(12) 상부에 형성되어 있다. 표면 유전층(18)은 그 다음에 반도체 기판의 표면 상부에 상사 형성(formed conformally)될 수도 있다. 이 유전층은 몇가지 공지된 방법 중 한 방법, 예를 들어 산화 성장법(oxidation growth) 또는 화학적 기상 증착법(chemical vapor deposition)에 의해 형성될 수도 있다. 반도체 기판 상부의 얇은 표면 유전층은 하나의 얇은 절연층으로서 개략적으로 도시되어 있다. 그러나, 양호한 실시예에서는, 이 절연층은 실리콘 산화물층 및 실리콘 질화물층 등의 유전 물질의 복합체(composite)로 구성되어 있다. 보다 양호하게는, 제1의 실리콘 산화물층은 약 100Å이고 상기 산화물의 상부의 제2의 실리콘 질화물 층은 약 1000Å이다.
마스킹 산화물층(masking oxide layer)(도시안됨)은 표면 유전층(18)의 상단에 형성되어 깊은 트렌치(20)이 반도체 기판 아래쪽으로 형성될 수 있도록 패턴화 될 수도 있다. 깊은 트렌치는 기술분야에 공지된 방법, 예를 들어 반응성 이온 에칭법(RIE)을 통해 형성될 수도 있다. 제2(b)도를 참조하면 알 수 있는 바와 같이, 트렌치(20)은 바닥 벽(bottom wall)과, 상부 측벽 부분(upper sidewall portion) 및 하부 측벽 부분(lower sidewall portion)을 갖는 측벽에 의해 정의될 수도 있다. 상부 측벽 부분은 양호하게는 두꺼운 절연층(30)을 가지며 하부 측벽 부분은 얇은 절연층(26)을 갖는다. 양호한 실시예에서, 상부 측벽 부분은 측벽의 약 10 내지 20퍼센트를 차지하며, 하부 측벽 부분은 측벽의 80 내지 90퍼센트를 차지한다. 그러나, 이들 퍼센트는 단지 일례에 불과할 뿐이며 본 발명은 다른 측벽 배열에서도 유용하다는 것에 주의해야 한다.
깊은 트렌치(20)을 형성한 후에, 얇은 절연층(26)이 예를 들어 열산화물 성장법(thermal oxide growth) 또는 화학적 기상 증착법 등의 공지된 방법에 의해 트렌치 측벽을 따라 형성될 수도 있다. 양호하게는, 얇은 절연층은 두께가 8 내지 12nM이다. 이 절연층은 예를 들면 실리콘 산화물, 실리콘 질화물 및 양호하게는 이들의 조합 등의 통상적인 절연 물질로 구성될 수도 있다. 그 다음에 깊은 트렌치(20)은 예를 들어 붕소 도핑된 폴리실리콘 등의 P+ 도핑된 폴리실리콘과 같은 도전성 물질(28)로 충전될 수도 있으며, 이에 따라 트렌치 커패시터 구조물에 전하의 저장이 용이하게 된다.
그 후에, 트렌치 측벽의 상부 부분을 노출시키기 위하여 도전성 물질(28)의 부분은 깊은 트렌치(20)으로부터 제거될 수도 있다. 이 제거가 종료되는 지점이 상부 및 하부 트렌치 측벽 부분을 정의하게 된다. 양호한 실시예에서는, 폴리실리콘 충전물은 트렌치의 하부 80%에 남아 있게 된다. 도전성 충전물(28)의 부분이 제거되고 트렌치 측벽의 상부 부분이 노출된 후에, 두꺼운 절연층(30)이 트렌치 상부 측벽을 따라 형성될 수도 있다. 이들 두꺼운 절연층은 화학적 기상 증착법, 열 산화물 성장법 또는 절연 물질의 상사층(conformal layer)을 측벽에 인가할 수 있도록 해주는 다른 수단에 의해 형성될 수도 있다. 트렌치의 측벽상에 형성된 이들 부분을 제거하지 않고 산화물의 부분들을 제거하기 위하여 비등방성 에칭(예를 들어, RIE)이 가해질 수도 있다. 두꺼운 절연층은 이상에서 논의한 얇은 절연층에 이용되는 것과 유사한 통상의 유전체로 구성될 수도 있다. 양호한 실시예에서는, 트렌치 상부 측벽 부분을 따라 형성된 두꺼운 절연층은 두께가 약 100 내지 150nM이다. 그러나, 두꺼운 절연층 및 이의 형성 공정은 레세스 영역(recess area)(52)(제6(b)도 참조)의 깊이가 이하에 설명하는 기생 장치 형성(parasitic device formation)을 방지할 수 있을 정도로 충분히 깊을 경우에는 생략될 수도 있다.
그 후에, 붕소 도핑된 폴리실리콘 등의 도전성 충전 물질(28)의 제2의 층착은 새로이 형성된 두꺼운 절연층(30)에 인접한 트렌치의 상부 부분에 증착될 수도 있다. 그 후에, 새로이 증착된 도전성 충전물(28)은 평탄화되어 표면 유전체를 갖는 평탄한 평면(even plane)을 형성할 수도 있으며, 이는 화학 기계적 연마법 또는 RIE 등과 같이 기술 분야에서 공지된 수단에 의해 달성될 수도 있다. 그 결과 생기는 구조물의 단면도는 제2(b)도를 참조하면 알 수 있다.
깊은 트렌치(20) 및 인접한 반도체 영역(10) 모두의 부분을 오버레이(overlay)하고 있는 인접 영역을 노출된 채로 남겨 두기 위하여 포토리소그라픽 마스크(도시안됨)를 부착, 노출 및 현상될 수도 있다. 노출된 영역은 RIE(반응성 이온 에칭) 등에 의해 다시 에칭되어 제3(a)도 및 제3(b)도를 참조하면 알 수 있는 바와 같이 얕은 트렌치(shallow trench)(40)을 형성할 수도 있다. 양호하게는, 얕은 트렌치(40)은 측벽의 상단 약 50 내지 60 퍼센트의 깊이까지 연장되어 있으며 N-웰 영역(14) 아래에 까지는 연장되어 있지 않다. 얕은 트렌치(40)은 실리콘 표면 이하 약 450nM 깊이 가지 연장할 수도 있다. 예를 들어 비도핑된 폴리실리콘 등의 도전성 물질(42)은 그 다음에 과도한 비도핑된 폴리실리콘을 제거하고 유전층으로 된 평탄한 표면을 형성하기 위하여 포토리소그라픽 마스크(도시안됨)가 제거되고 평탄화된 후에 얕은 트렌치(40) 내에 증착될 수도 있다. 이 결과의 구조는 제4(b)도에서 알 수 있다.
제5(b)도를 참조하면, 깊은 트렌치(20)의 도핑된 폴리실리콘(28) 및 얕은 트렌치(40)의 비도핑된 폴리실리콘(42) 모두는 그 다음에 얕은 트렌치(40)의 하부 부분에 비도핑된 폴리실리콘(42)의 인접층을 남겨 두도록 반도체 기판(10)의 표면 이하로 레세스될 수도 있다. 양호하게는, 깊은 트렌치내의 도핑된 폴리실리콘과 얕은 트렌치내의 비도핑된 폴리실리콘은 모두 두께가 약 200nM인 비도핑된 폴리실리콘층을 남게 하는 깊이까지 다시 에칭된다. 레세스는 RIE, 표면 유전층(18)에 대해 실리콘을 선택적으로 제거하는 적시의 선택적 에치에 의해 달성될 수 있다.
노출된 실리콘 물질을 레세스시키는데 사용되는 공정은 표면 유전층(18)에 대해서 실리콘을 선택적으로 레세스시키는 공정으로 달성되는 것이 요망된다. 이러한 선택적 공정은 표면 유전층에 대해(도핑 및 비도핑된) 실리콘을 선택적으로 에칭하는 에치(etch)의 사용을 포함할 수도 있다. 이 점에서, 표면 유전층(18)은 에치 스톱(etch stop)으로서 작용한다. 예를 들어, 얇은 표면 유전층이 얇은 실리콘 질화물층 상부에 두꺼운 실리콘 질화물층을 구비하고 있을 경우, 선택적인 폴리실리콘 : 질화물 에치가 사용될 수도 있다. 이러한 에치는 공지되어 있으며, 이러한 선택적인 실리콘 에치는 F-CL-br의 에치 화학 작용(etch chemistry)을 사용할 수도 있다. 이 절차 동안에는 표면 유전층에 대해 폴리실리콘을 선택적으로 에칭하는 에치를 사용하는 경우에도, 표면 유전층의 일부분이 그 공정에서 소모되게 된다. 이와 같이, 특수 에치 또는 다른 선택적 공정의 선택성에 따라, 소모될 수 있는 표면 유전층의 양이 변하게 된다. 따라서, 표면 유전층의 소망의 두께도 그에 따라 변하게 된다. 표면 유전층은 처리로 인해 표면 유전층의 두께가 그 아래에 있는 반도체 기판 및 그 안의 전자 소자에 에칭 또는 손상을 입힐 만큼 감소하지 않도록 하는 정도의 두께를 가져야만 한다. 일반적으로 약 100 내지 150nM의 두께를 갖는 표면 유전층을 이용하면, 표면 유전층이 표면 유전충 아래의 영역에 대한 불필요한 에칭이나 손상을 방지하는 일을 충분히 보장할 수 있게 된다.
제6(a)도 및 제6(b)도를 참조하면 알 수 있는 바와 같이, 레지스트(50)이 반도체 장치 상부에 도포, 노출 및 현상되어 얕은 트렌치(40)에 대해 레지스트(50)의 일부를 남길 수도 있으며, 따라서 도전성 물질(42)상의 레지스트(50)는 반도체 기판(10), 두꺼운 절연층(30) 및 깊은 트렌치(20)의 도전성 충전물(28) 상부로 연장되게 된다. 레지스트(50)은 도한 깊은 트렌치(20)의 제한된 부분 및 얕은 트렌치(40)에 의해 정의된 영역 밖의 표면 유전층(18) 상부로 연장될 수도 있다. 마스킹되지 않아 노출된 채로 있는 깊은 트렌치(20) 및 얕은 트렌치(40) 모두의 폴리실리콘 영역은 그 다음에 레세스될 수도 있다. 폴리실리콘이 표면 유전층(18)에 대해 선택적으로 에칭되는 것도 또한 요망된다. 노출된 폴리실리콘 영역은 얕은 트렌치(40)의 원래의 깊이 이하의 깊이까지 레세스되어 개방 레세스 영역(open recessed area)(52)을 형성할 수도 있다. 양호한 실시예에서는, 레세스 영역의 길치는 실리콘 기판 이하 약 550nM 정도 일 수도 있다.
그 후, 제1(a)도 및 제1(b)도를 참조하면 알 수 있는 바와 같이, 개방 레세스 영역(52)가 절연 물질로 충전되어 제2의 절연층(54)를 형성할 수도 있다. 적당한 절연 물질의 일례로는 실리콘 산화물, 실리콘 산화물/실리콘 질화물 조합 등이 있지만 이에 한정되는 것은 아니다. 양호한 절연체는 화학적 기상 증착법에 의해 TEOS(테트라에톡시실란)을 증착하여 형성될 수도 있다. 그 후에, 절연 물질은 기술 분야에 공지된 수단에 의해 평탄화될 수도 있으며, 따라서 부가의 절연으로 표면 유전층을 갖는 평탄한 평면이 형성된다. 얕은 트렌치(40)에 남아 있는 비도핑된 폴리실리콘(42)는 트렌치 커패시터의 도전성 충전물과 FET의 저장 노드 모두에 접촉하고 있는 매립 스트랩을 형성한다.
제7도를 참조하면 알 수 있는 바와 같이, 본 발명의 트렌치 커패시터 셀을 이용하면, 많은 ROX 영역을 제거할 수 있는 어레이 레이아웃(array layout)이 가능하게 된다. 커패시터(100, 102)는 워드 라인(104, 106)에 직교(orthogonal)하도록 구성될 수도 있다. 트렌치 간격은 트렌치 커패시터(100, 102)가 인접한 메모리 셀의 활성 반도체 영역에 인접할 수도 있기 때문에 ROX 절연보다는 소스 확산을 위한 공간을 정의하는 것의 함수가 될 수도 있다. 매립 스트랩은 트렌치 커패시터(100) 내부로부터 트랜지스터의 저장 노드 등의 반도체 기판의 활성 영역으로 연장될 수도 있다. 트랜지스터는 매립 스트랩(42)를 하우징(house)하는 깊은 트렌치(100)의 단부에 대향하고 동시에 활성 워드 라인(104)의 아래에 위치할 수도 있다. 패싱 워드라인(passing wordline)(106)은 활성 워드 라인(104)로부터 떨어져 있는 트렌치의 단부에 위치할 수도 있는 매립 스트랩 상부로 연장할 수도 있다.
종종 매립 스트랩(42) 상부에 증착된 TEOS 등의 제2의 절연층(54)에 사용되는 절연 물질은 치밀화(densify)를 필요로 한다. 여기에서 사용되는 것처럼, 치밀한 산화물(dense oxide)은 열적 성장한 SiO2의 체적 밀도의 75% 보다 큰 체적 밀도를 갖는 증착된 실리콘 이산화물로서 정의될 수도 있다. 이것은 일반적으로 산화물을 N2가 존재하는 곳에서 약 1시간 동안 약 1050℃의 온도까지 가열함으로써 행해진다. 그러나, 깊은 트렌치의 도핑된 폴리실리콘내의 붕소 등의 도펀트는 실리콘에서 빠르게 확산할 수도 있기 때문에, 치밀화 단계는 붕소를 매립 스트랩의 비도핑된 폴리실리콘으로 또한 스트랩으로부터 반도체 기판으로 확산하도록 하게 된다. 일반적으로 치밀화만이 붕소로 하여금 반도체 기판내의 활성 워드라인 디바이스(active wordline device)를 침식(encroach)하게끔 하는 것은 아니지만, 고온 치밀화와 결합된 차후의 고온 처리 단계들은 종종 이러한 형태의 확산을 야기할 수도 있다. 이와 같이, 매립 스트랩의 형성에 이어 이용되는 반도체 장치의 처리 시퀀스에 따라, 고온 치밀화 단계에서 도펀트의 확산을 최소화하는 공정을 이용하는 것이 유리한데 그 이유는 이렇게 함으로써 스트랩의 형성에 이어 다른 고온 처리 단계들을 행하는데 더 많은 자유도를 허용하기 때문이다.
본 발명의 다른 실시예는 산화물 치밀화 단계로 인해 야기된 붕소 확산의 범위를 최소화하는 공정 및 장치를 포함할 수도 있다. 비록 상기한 공정의 일반적인 특징과 유사하기는 하지만, 이러한 다른 공정은 몇가지 변형된 것들을 포함하고 있다. 상기한 것들과 유사한 공정 시퀀스는 제3(a)도 및 제3(b)도에 도시한 구조를 제조하는데 사용될 수도 있다. 그러나, 공정의 변형으로 인해, 얕은 트렌치는 실리콘 표면으로부터 약 550nM의 깊이까지 에칭될 수 있는 반면, 상기한 공정에서는 얕은 트렌치(40)의 깊이는 일반적으로 약 450nM의 깊이까지 레세스되고 레세스 영역(52)는 약 550nM의 깊이까지 레세스될 수도 있다. 제8(b)도를 참조하면, 얕은 트렌치(40)이 실리콘 기판(10) 및 깊은 트렌치(20) 모두 내에 형성되어 있는 경우에, 절연체(60)이 얕은 트렌치에 증착될 수도 있으며, 그 일례로는 TEOS의 화학적 기상증착(CVD)가 있다. 절연체(60)은 그 다음에 표면 유전층(18)을 갖는 평탄한 평면을 형성하기 위하여 화학 기계적 연마법 등으로 평탄화될 수도 있다. 그 후에, 절연체(60) 또는 산화물은 N2 분위기에서 약 1시간 동안 약 1050℃의 온도까지 기판을 가열함으로써 치밀화될 수도 있다.
제9(b)도를 참조하면, 얕은 트렌치(40)내의 절연체를 치밀화한 후에, 스트랩 레지스트(strap resist)(62)이 디바이스상에 도포될 수도 있다. 포토 레지스트 등의 종래 공지된 레지스트가 깊은 트렌치(20), 깊은 트렌치의 두꺼운 절연층(30) 및 실리콘 기판(10) 상부에 연장하고 있는 얕은 트렌치(40) 내의 절연체(60)의 인접 영역을 노출된 채로 두도록 증착, 노출 및 현상될 수도 있다. 제6(a)도 및 제6(b)도를 참조하면, 스트랩 마스크 아래의 영역은 스트랩을 정의하는 반면, 본 발명에서는 궁극적으로 스트랩을 정의하는 것은 노출되고 마스킹되지 않는 영역이라는 것에 주목해야 한다. 노출된 영역은 또한 실리콘 기판(10)상의 표면 유전층(18) 및 깊은 트렌치(20) 내의 도전성 충전물(28) 등의 얕은 트렌치(40)에 의해 정의된 영역밖의 제한된 부분을 포함할 수도 있다. 그러나, 표면 유전층 및 폴리실리콘에 대해 절연체(60)을 선택적으로 제거하는 공정을 사용함으로써 얕은 트렌치(40)내의 노출된 절연체(60)으로의 레세스를 실절적으로 제한하게 된다. 이렇게 함으로써 선택적인 공정으로 스트랩 트렌치를 정의 및 정렬할 수 있게 되며 궁극적으로는 얕은 트렌치의 벽에 대해서 매립 스트랩을 정의 및 정렬할 수 있게 된다. 스트랩 트렌치(64)는 반도체 기판의 표면 아래로 형성되며, 양호하게는 약 450nM의 깊이까지 기판내로 에칭된다. 그 결과 생기는 구조(스트랩 레지스트가 없음)는 제10(a)도 및 제10(b)도를 참조하면 알 수 있다.
스트랩 마스크가 제거되고 스트랩 트렌치(64)는 도전성 물질(66), 예를 들어 비도핑된 폴리실리콘 등으로 충전될 수도 있다. 비도핑된 충전물(66)은 그 다음에 상기한 것과 유사한 수단으로 레세스될 수도 있다. 그러나, 스트랩 레지스트(62)를 제거하게 되면, 깊은 트렌치(20)내의 도핑된 폴리실리콘(28) 전체가 노출되고 스트랩 트렌치(64)내의 도전성 물질(66)과 동시에 실질적으로 유사한 깊이까지 레세스될 수도 있다. 또한 실리콘 기판(10)에 불필요한 에칭 또는 손상을 방지하기 위하여 표면 유전층(18)에 대해 폴리실리콘을 우선적으로 에칭하는 선택적 에치(selective etch)를 이용하는 것이 요망된다. 트렌치내의 실리콘은 그 다음에 공지된 방법, 예를 들어 NaOH/H2O2, 또는 HCL/H2O2를 사용하는 등의 RCa 세정(cleans)에 의해 세정(clean)될 수도 있다. 실리콘 이산화물 등의 절연층(70)은 스트랩 및 깊은 트렌치(20)내의 도핑된 폴리실리콘(28) 상에 증착될 수도 있다. 새로이 부가된 절연층(70)은 상당히 짧은 기간의 고온 치밀화 공정에 의해 치밀화 될 수도 있으며, 예를 들어 절연층(70)내의 TEOS 산화물의 치밀화는 일반적으로 N2분위기에서 약 15분 동안 1050℃의 온도까지 기판을 가열함으로써 달성될 수 있다. 산화물은 그 다음에 표면 유전층과 실질적으로 평면을 이루는 표면을 형성하기 위해 CMP 등에 의해 평탕화될 수 있다.
본 발명의 상기한 실시예의 결과, 깊은 트렌치의 측벽내에 형성되고 제1레벨로 정렬된(first level aligned) 구조물을 갖는 반도체 트렌치 커패시터 셀이 제공된다. 제조 공정과 관련된 공차(tolerance)는 하나의 마스크, 즉 얕은 트렌치를 정의하는데 사용되는 마스크에 한정되어 있다. 나머지 구조물은 얕은 트렌치의 벽과 자기 정렬되어 있다. 깊은 트렌치에 이용되는 영역내에서 FET의 저장 노드로 연장되어 있는 매립 스트랩이 형성된다. 스트랩이 필요로 하는 절연도 마찬가지로 위치하고 정의되며, 따라서 보다 고밀도로 패킹될 수 있는 메모리 어레이를 용이하게 구성할 수 있다. 트렌치 측벽에 제1레벨로 정렬된 본 발명의 절연 구조물을 형성함으로써, 이전에는 트렌치 커패시터를 인접한 메모리 셀로부터 절연시키는데 전용되었던 여분의 칩 공간이 더 이상 필요하지 않게 된다.
본 발명은 특별히 본 발명의 양호한 실시예에 대해서 도시되고 설명되었지만, 당업자라면 형식 및 상세에 있어의 다른 변경도 본 발명의 정신 및 범위를 벗어나지 않고 본 발명내에서 가능하다는 것을 잘 알 것이다.

Claims (17)

  1. 매립 스트랩(buried strap)을 갖는 반도체 장치의 제조 공정에 있어서, 절연층과 일렬(lined with an insulation layer)로 되어 있고, 도전성 물질이 그 안에 있는 제1트렌치를 반도체 기판에 형성하는 단계; 상기 제1트렌치 내로 연장(extend)되고 동시에 상기 반도체 기판 내로 연장되는 얕은 트렌치(shallow trench)를 형성하는 단계; 상기 얕은 트렌치 내에 절연 물질을 증착하는 단계; 상기 절연 물질의 영역을 제거함으로써 상기 영역이 상기 제1트렌치 및 상기 반도체 기판 상부로 연장하는 스트랩 트렌치를 정의(define)하게 되는 단계; 도전성 물질이 반도체 기판의 표면 아래에 있도록 상기 스트랩 트렌치내에 도전성 물질의 인접층(contiguous layer)을 형성함으로써 스트랩을 형성하는 단계; 및 상기 제1트렌치 내의 상기 도전성 물질의 상부 및 상기 스트랩의 상부에 절연층을 형성하는 단계를 포함하고 있는 것을 특징으로 하는 반도체 장치 제조 공정.
  2. 제1항에 있어서, 상기 제1트렌치를 형성하기 이전에 상기 반도체 기판 상부에 유전층(dielectric layer)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 공정.
  3. 제2항에 있어서, 상기 유전층은 상기 반도체 기판 상부에 실리콘 산화물 층을 먼저 형성하고 그 다음에 상기 실리콘 산화물 상부에 실리콘 질화물층을 형성함으로써 형성되는 것을 특징으로 하는 반도체 장치 제조 공정.
  4. 제1항에 있어서, 상기 절연 물질은 실리콘 산화물을 포함하며, 상기 공정은 상기 스트랩 트렌치내의 도전성 물질의 상기 인접층을 형성하기 이전에 상기 얕은 트렌치내의 상기 절연 물질을 치밀화(densify)하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 공정.
  5. 제1항에 있어서, 상기 제1트렌치의 상기 절연층이 상부 부분(upper portion) 및 하부 부분(lower portion)을 갖는 내부 벽(interior wall)에 의해 정의되며, 상기 공정은 상기 내부 벽의 하부 부분 상에 얇은 절연층(thin insulation layer)을 형성하는 단계; 및 상기 내부 벽의 상부 부분 상에 두꺼운 절연층(thick insulation layer)을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 공정.
  6. 제1항에 있어서, 상기 제1트렌치에 증착된 상기 도전성 물질은 p+ 도핑된 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 장치 제조 공정.
  7. 제6항에 있어서, 상기 얕은 트렌치에 증착된 상기 도전성 물질은 비도핑된 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 장치 제조 공정.
  8. 제5항에 있어서, 바닥 부분(bottom portion)을 갖는 상기 얕은 트렌치가 형성되고, 상기 바닥 부분은 상기 내부 벽의 상부 부분 상의 두꺼운 산화물보다 더 깊게 연장되지 않는 것을 특징으로 하는 반도체 장치 제조 공정.
  9. 제2항에 있어서, 상기 제2트렌치내에서 상기 반도체 기판의 표면 아래에 도전성 물질의 인접층을 형성하는 단계가 상기 제2트렌치 내에 도전성 물질을 증착하는 단계; 및 상기 스트랩 트렌치 내의 상기 도전성 물질을 상기 반도체 기판의 표면 아래까지 레세스시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 공정.
  10. 제9항에 있어서, 상기 제1트렌치 내의 도전성 물질을 상기 반도체 기판의 표면 아래로 레세스시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 공정.
  11. 제10항에 있어서, 상기 스트랩 트렌치 내의 상기 도전성 물질을 레세스시키는 상기 단계와 상기 제1트렌치 내의 상기 도전성 물질을 레세스시키는 상기 단계는 상기 유전층에 대해 상기 도전성 물질을 선택적으로 에칭하는 에치(etch)를 가함으로써 동시에 달성되는 것을 특징으로 하는 반도체 장치 제조 공정.
  12. 반도체 기판; 상기 기판 내로 연장(extend)되어 있으며, 절연층과 일렬로 되어 있고, 도전성 물질이 그 안에 위치하고 있는 제1트렌치; 상기 반도체 기판의 일부(section) 및 상기 제1트렌치의 일부 내로 연장되어 있고, 바닥 부분(bottom portion)과 적어도 하나의 측면 모서리(side edgh)를 가지며, 절연 물질과 일렬로 되어 있고, 상기 제1트렌치 및 상기 반도체 기판의 상부로 연장하고 있는 도전성 물질의 인접층을 포함하는 매립 스트랩을 하우징하는 얕은 트렌치(shallow trench)를 구비하되, 상기 스트랩이 상기 얕은 트렌치의 모서리에 배치되고 있고; 상기 제1트렌치 내의 도전성 물질의 상부 및 상기 매립 스트랩의 상부의 절연층을 구비하고 있는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서, 상기 얕은 트렌치의 바닥(bottom)은 평면인 것을 특징으로 하는 반도체 장치.
  14. 제12항에 있어서, 상기 얕은 트렌치내의 상기 도전성 물질은 비도핑된 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 장치.
  15. 제12항에 있어서, 상기 반도체 기판의 표면 상부에 유전층을 더 포함하고 있는 것을 특징으로 하는 장치.
  16. 제15항에 있어서, 상기 유전층은 실리콘 산화물층 상부에 실리콘 질화물층을 구비하고 있는 것을 특징으로 하는 반도체 장치.
  17. 제12항에 있어서, 상기 얕은 트렌치 내의 상기 절연 물질은 치밀한 실리콘 산화물(dense silicon oxide)을 포함하는 것을 특징으로 하는 반도체 장치.
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